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公开(公告)号：CN116522836A
公开(公告)日：2023-08-01
申请号：CN202310778592.9
申请日：2023-06-29
申请人： 深圳国微晶锐技术有限公司
IPC分类号： G06F30/343 , G06F30/327 , G06F117/04
摘要： 本发明公开了一种FPGA设计电路的时钟转换方法、系统。其中时钟转换方法，包括：查找对应原时钟信号的门控时钟电路；将每一个门控时钟电路的原寄存器替换为使能控制寄存器模块，以使得对应的门控时钟电路输出的门控时钟信号提前一个时钟周期；在每一个门控时钟电路的输出端均插入边沿检测模块，以生成对应的原时钟信号驱动的寄存器的时钟使能信号，所述时钟使能信号比对应的原时钟信号边沿提前一个时钟周期；再使用相同的驱动时钟信号驱动所有原时序器件、边沿检测模块以及使能控制寄存器模块。本发明通用性强，可以针对所有门级网表电路的门控时钟电路进行转换，转换效率高，且转换后输出波形一致。
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公开(公告)号：CN116757152A
公开(公告)日：2023-09-15
申请号：CN202310663538.X
申请日：2023-06-06
申请人： 深圳国微晶锐技术有限公司
IPC分类号： G06F30/398
摘要： 本发明公开了一种基于高速串行接口的自动建链传输控制方法，一对所述传输节点之间设有至少一条高速串行接口的数据传输通道，且各传输节点通过状态机的不同状态对各数据传输通道进行自动建链传输控制。本发明无需任何控制信号，就可以实现双方数据传输的自动建链传输控制。
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公开(公告)号：CN115757252A
公开(公告)日：2023-03-07
申请号：CN202211485949.6
申请日：2022-11-24
申请人： 深圳国微晶锐技术有限公司
IPC分类号： G06F13/42
摘要： 本发明公开一种硬件仿真器的数据传输系统及传输方法。其中硬件仿真器的数据传输系统，包括：通过低电压差分信号链路和建链信号线连接的发送端和接收端；发送端包括：发送控制器，发送数据处理模块；接收端包括：接收控制器，第二数据转换模块；发送控制器和接收控制器通过建链信号线获取建链成功信号以后，控制发送数据处理模块与接收数据处理模块传输同步，以使得连接发送端的第一仿真芯片的待传输信号，可以分为至少一个批次经由发送数据处理模块传输，每一批次传输的信号通过低电压差分信号链路由传输同步的所述接收数据处理模块准确地传递给连接所述接收端的第二仿真芯片对应的接收端口。本发明可以实现大位宽的LVDS链路数据的同步传输。
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公开(公告)号：CN116522836B
公开(公告)日：2024-04-12
申请号：CN202310778592.9
申请日：2023-06-29
申请人： 深圳国微晶锐技术有限公司
IPC分类号： G06F30/343 , G06F30/327 , G06F117/04
摘要： 本发明公开了一种FPGA设计电路的时钟转换方法、系统。其中时钟转换方法，包括：查找对应原时钟信号的门控时钟电路；将每一个门控时钟电路的原寄存器替换为使能控制寄存器模块，以使得对应的门控时钟电路输出的门控时钟信号提前一个时钟周期；在每一个门控时钟电路的输出端均插入边沿检测模块，以生成对应的原时钟信号驱动的寄存器的时钟使能信号，所述时钟使能信号比对应的原时钟信号边沿提前一个时钟周期；再使用相同的驱动时钟信号驱动所有原时序器件、边沿检测模块以及使能控制寄存器模块。本发明通用性强，可以针对所有门级网表电路的门控时钟电路进行转换，转换效率高，且转换后输出波形一致。
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公开(公告)号：CN116702697A
公开(公告)日：2023-09-05
申请号：CN202310665196.5
申请日：2023-06-06
申请人： 深圳国微晶锐技术有限公司
IPC分类号： G06F30/398 , G06F30/34
摘要： 本发明公开了一种FPGA系统的触发器及其运行方法，所述触发器包括采样模块、多个单项式运算模块、多项式运算模块及状态机控制模块，所述采样模块，用于对不同参考时钟下的信号进行采样，得到多个采样信号；所述多个单项式运算模块，分别用于对所述采样信号进行筛选，并将筛选后的信号进行单项式逻辑运算；所述多项式运算模块，用于对所述多个单项式运算模块的运算结果进行多项式逻辑运算；所述状态机控制模块，用于根据所述多项式模块的逻辑运算结果和预设的状态机触发条件输出相应的指令。本发明的触发器具有响应速度快且配置灵活的优点。
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公开(公告)号：CN115758965A
公开(公告)日：2023-03-07
申请号：CN202211458149.5
申请日：2022-11-21
申请人： 深圳国微晶锐技术有限公司
IPC分类号： G06F30/331 , G11C7/10
摘要： 本发明公开了一种将存储器模型映射至FPGA片内存储器的方法及系统，所述方法包括：从硬件描述语言中识别出描述存储器的二维数组，识别出存储器的参数并生成实例化的存储器模块；根据存储器的参数选择相应规格的FPGA并采用FPGA片内存储器原语重构相同规格的存储器IP；对重构的存储器IP进行实例化，并替换所述实例化的存储器模块。采用本发明的将硬件描述语言的存储器模型映射至FPGA片内存储器的方法，可解决硬件描述语言的存储器模型无法映射至FPGA片内存储器的技术问题。
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公开(公告)号：CN112511537B
公开(公告)日：2023-01-24
申请号：CN202011372370.X
申请日：2020-11-30
申请人： 深圳国微晶锐技术有限公司
摘要： 本发明公开了一种SCE‑MI协议桥及系统，所述SCE‑MI协议桥包括设置于硬件侧的数据转换模块、并行总线、多个通道数据收发控制模块、多个数据FIFO通道和设置于软件侧的协议驱动模块、多个通道数据块、多个数据收发模块、多个通道数据队列，所述协议驱动模块与所述数据转换模块相连接。本发明的SCE‑MI协议桥具有带宽高、延迟小、端口数可动态配置的优点。
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