公开(公告)号：CN116632053B

公开(公告)日：2024-01-30

申请号：CN202310914937.9

申请日：2023-07-25

申请人： 深圳市美浦森半导体有限公司

发明人： 蒋礼聪 ,  何昌 ,  王海强 ,  袁秉荣 ,  陈佳旅

IPC分类号： H01L29/423 ,  H01L29/06 ,  H01L29/739 ,  H01L21/28 ,  H01L21/331

摘要： 一种RC‑IGBT器件及其控制方法，器件包括：漂移区，其具有第二导电类型；势垒层，其位于漂移区上方，具有第二导电类型；基区，其位于势垒层的上方，具有第一导电类型，与第一电极电连接；阳极区，与第一电极电连接；第一柱区，其位于势垒层上方，具有第二导电类型；势垒层通过第一柱区与第一电极电连接，第一柱区的掺杂浓度小于发射区且与第一电极形成肖特基接触；第一底区，其具有第一导电类型，位于漂移区与势垒层之间；第一沟槽栅穿通基区、势垒层并延伸到漂移区；第二沟槽栅穿通基区、势垒层并延伸到漂移区；发射区，其具有第二导电类型，形成在基区上且与第一沟槽栅接触，与第一电极电连接。本申请可以提高RC‑IGBT器件的性能。

公开(公告)号：CN116387310B

公开(公告)日：2023-09-22

申请号：CN202310363712.9

申请日：2023-04-01

申请人： 深圳市美浦森半导体有限公司

发明人： 王海强 ,  何昌 ,  蒋礼聪 ,  袁秉荣 ,  陈佳旅 ,  张光亚

IPC分类号： H01L27/02 ,  H01L29/423 ,  H01L29/49

摘要： 本发明公开了半导体芯片的制造方法，包括如下步骤：在半导体基片上生长硬掩模介质层，所述半导体基片包括浓掺杂的半导体衬底和淡掺杂的外延层，所述硬掩模介质层包括第一氧化硅、第一氮化硅；采用光刻、刻蚀工艺，去除第一设定区域的硬掩模介质层；以硬掩模介质层为阻挡层，采用刻蚀工艺，在半导体基片之中形成第一沟槽；采用热氧化工艺，在第一沟槽之中生长第二氧化硅；去除第一氮化硅，生长第二氮化硅；采用光刻、刻蚀工艺，去除第二设定区域的第二氮化硅和第一氧化硅，所述第二设定区域为预设沟槽型半导体芯片元胞的区域。本发明具备消除了台阶高度差的问题，降低了工艺难度，可大幅提高芯片的集成度的优点。

公开(公告)号：CN115376925B

公开(公告)日：2023-02-03

申请号：CN202211314353.X

申请日：2022-10-26

申请人： 深圳市美浦森半导体有限公司

发明人： 袁秉荣 ,  陈佳旅 ,  王海强 ,  何昌 ,  蒋礼聪

IPC分类号： H01L21/336 ,  H01L29/78

摘要： 一种沟槽栅MOSFET器件及其制造方法，其中，制造方法包括：在衬底上形成体区；进行第一次光刻，对衬底的正面进行图案化处理，在衬底上同步形成第一沟槽、第二沟槽以及第三沟槽；在第一沟槽、第二沟槽以及第三沟槽上沉积第一导电类型的多晶硅层；回刻多晶硅层；进行第二次光刻，对衬底进行选择性掺杂，在体区上形成源区，同时形成截止环掺杂区；进行第三次光刻，对衬底的正面进行图案化处理，至少形成对应源区的源极接触孔，源极接触孔贯通源区以及部分体区；在源极接触孔上形成源极电极，在衬底的正面形成第一电极；第一电极与源极电极电连接；形成第二电极或漏区以及第二电极。本申请能够提供有效的截止环，保证器件的耐压以及可靠性。

公开(公告)号：CN116454025A

公开(公告)日：2023-07-18

申请号：CN202310717816.5

申请日：2023-06-16

申请人： 深圳市美浦森半导体有限公司

发明人： 王海强 ,  何昌 ,  张光亚 ,  蒋礼聪 ,  袁秉荣 ,  陈佳旅

IPC分类号： H01L21/8234 ,  H01L27/02 ,  H01L29/06

摘要： 本发明公开了MOSFET芯片的制造方法，包括在半导体基片之中形成沟槽，所述沟槽包括第一沟槽和第二沟槽，在所述沟槽之中形成栅氧化层和多晶硅栅；所述第一沟槽位于MOSFET芯片的元胞区，所述第二沟槽位于MOSFET芯片的预设静电保护电路区域；采用离子注入、退火工艺，形成体区，所述体区包括第一体区和第二体区；所述第一体区位于MOSFET芯片的元胞区；所述第二体区位于MOSFET芯片的预设静电保护电路区域，被第二沟槽分割成两个独立的第二体区；采用光刻、离子注入、退火工艺，形成源区；本发明具备提高芯片集成度等优点。

公开(公告)号：CN115376918A

公开(公告)日：2022-11-22

申请号：CN202211314368.6

申请日：2022-10-26

申请人： 深圳市美浦森半导体有限公司

发明人： 蒋礼聪 ,  何昌 ,  王海强 ,  袁秉荣 ,  陈佳旅

IPC分类号： H01L21/331 ,  H01L29/739 ,  H01L29/06 ,  H01L29/423

摘要： 一种IGBT器件及其制造方法，制造方法，包括：提供一衬底；在衬底的正面形成第一导电类型区，或者，在衬底的正面形成第一导电类型区和第二导电类型区；在衬底形成第一沟槽；在第一沟槽上形成沟槽栅，在沟槽栅形成的过程中，第一导电类型区与厚栅介质层接触的部分形成抽取通道；对衬底的正面进行掺杂，形成基区；在基区上形成发射区；在衬底的正面形成第一电极，第一电极分别与抽取通道、基区以及发射区电连接；在衬底的背面形成集电区，或者在衬底的背面形成缓冲层以及集电区；在集电区上形成第二电极。本申请可以减少IGBT器件的横向尺寸，提高器件的电流能力，并保证可以在关态时抽取少子。

公开(公告)号：CN114551577B

公开(公告)日：2022-07-15

申请号：CN202210453957.6

申请日：2022-04-28

申请人： 深圳市美浦森半导体有限公司

发明人： 蒋礼聪 ,  何昌 ,  王海强 ,  袁秉荣 ,  陈佳旅

IPC分类号： H01L29/06 ,  H01L29/739 ,  H01L21/331 ,  H01L27/082

摘要： 一种IGBT器件及其制造方法，IGBT器件包括漂移区、第一导电类型区、基区、发射区、第一沟槽栅、第二沟槽栅、抽取通道、缓冲层以及集电区。第一导电类型区靠近漂移区的底部或与漂移区的底部平齐；第一电极通过抽取通道与深层基区电连接；抽取通道用于在IGBT器件处于关断状态时，第一电极通过抽取通道抽取第一沟槽栅与第二沟槽栅底部的少数载流子。通过第一导电类型区以及抽取通道，在IGBT器件在关断时，漂移区截止而第一导电类型区导通，实现空穴的快速抽取，能够快速抽取非平衡少数载流子，能够在较低的动态电场下实现高dV/dt的关断操作，提高关断性能，减少关断损耗，抑制动态雪崩。

公开(公告)号：CN114420565A

公开(公告)日：2022-04-29

申请号：CN202210308276.0

申请日：2022-03-28

申请人： 深圳市美浦森半导体有限公司

发明人： 袁秉荣 ,  陈佳旅 ,  王海强 ,  何昌 ,  蒋礼聪

IPC分类号： H01L21/336 ,  H01L29/06 ,  H01L29/78

摘要： 一种增强型分离栅沟槽MOS器件及其制造方法，其制造方法包括对基底进行刻蚀，形成第一深度沟槽，在该第一深度沟槽底部进行离子注入工艺，在该第一深度沟槽底部的外周形成增强区，沿该第一深度沟槽的底部继续刻蚀，形成第二深度沟槽，该第一深度沟槽与该第一深度沟槽共同形成分离栅沟槽，在该分离栅沟槽中形成屏蔽栅以及控制栅，其中，该屏蔽栅的顶部高于该增强区，由于在屏蔽栅的顶部的周围增加一道离子注入，改变了这个位置的外延浓度，从而增强了该处的电场，达到了增加击穿电压的作用，因此，相同的击穿电压下，本发明实施例中的增强型SGT结构MOS器件可以获得更低的比导通电阻。

公开(公告)号：CN116404002B

公开(公告)日：2023-12-01

申请号：CN202310383244.1

申请日：2023-04-01

申请人： 深圳市美浦森半导体有限公司

发明人： 王海强 ,  何昌 ,  蒋礼聪 ,  袁秉荣 ,  陈佳旅 ,  张光亚

IPC分类号： H01L27/02

摘要： 本发明公开了一种半导体芯片的制造方法，包括如下步骤：在半导体基片上生长硬掩模介质层，所述半导体基片包括浓掺杂的半导体衬底和淡掺杂的外延层，所述硬掩模介质层包括第一氧化硅、第一氮化硅；采用光刻、刻蚀工艺，去除第一设定区域的硬掩模介质层；以硬掩模介质层为阻挡层，采用刻蚀工艺，在半导体基片之中形成第一沟槽；采用热氧化工艺，在第一沟槽之中生长第二氧化硅；去除第一氮化硅，生长第二氮化硅；采用光刻、刻蚀工艺，去除第二设定区域的第二氮化硅和第一氧化硅；第二设定区域为预设沟槽型半导体芯片元胞的区域。本发明具有消除了台阶高度差等优点。

公开(公告)号：CN116632053A

公开(公告)日：2023-08-22

申请号：CN202310914937.9

申请日：2023-07-25

申请人： 深圳市美浦森半导体有限公司

发明人： 蒋礼聪 ,  何昌 ,  王海强 ,  袁秉荣 ,  陈佳旅

IPC分类号： H01L29/423 ,  H01L29/06 ,  H01L29/739 ,  H01L21/28 ,  H01L21/331

摘要： 一种RC‑IGBT器件及其制造方法，器件包括：漂移区，其具有第二导电类型；势垒层，其位于漂移区上方，具有第二导电类型；基区，其位于势垒层的上方，具有第一导电类型，与第一电极电连接；阳极区，与第一电极电连接；第一柱区，其位于势垒层上方，具有第二导电类型；势垒层通过第一柱区与第一电极电连接，第一柱区的掺杂浓度小于发射区且与第一电极形成肖特基接触；第一底区，其具有第一导电类型，位于漂移区与势垒层之间；第一沟槽栅穿通基区、势垒层并延伸到漂移区；第二沟槽栅穿通基区、势垒层并延伸到漂移区；发射区，其具有第二导电类型，形成在基区上且与第一沟槽栅接触，与第一电极电连接。本申请可以提高RC‑IGBT器件的性能。

公开(公告)号：CN115440589B

公开(公告)日：2023-03-24

申请号：CN202211314367.1

申请日：2022-10-26

申请人： 深圳市美浦森半导体有限公司

发明人： 蒋礼聪 ,  何昌 ,  王海强 ,  袁秉荣 ,  陈佳旅

IPC分类号： H01L21/331 ,  H01L29/739 ,  H01L29/06 ,  H01L29/423

摘要： 一种IGBT器件及其制造方法，制造方法，包括：提供一衬底；在衬底的正面形成多个沿第一方向阵列的第一导电类型区；在衬底上形成沟槽栅，相邻的两个沟槽栅之间的区域形成第一区域；对衬底的正面进行掺杂，形成基区，在基区下方形成势垒层；其中，位于第一区域的基区以及势垒层形成沿第一方向的抽取通道；第一导电类型区与基区不接触；在基区上形成发射区，发射区位于沟槽栅远离第一区域的一侧并与栅介质层接触；在衬底的正面形成第一电极，在衬底的背面形成集电区，或者在衬底的背面形成缓冲层以及集电区；在集电区上形成第二电极。本申请能够降低超结IGBT器件的开关损耗以及抑制开关噪声。