公开(公告)号：CN104977523B

公开(公告)日：2019-09-10

申请号：CN201510171209.9

申请日：2015-04-10

Applicant: 瑞萨电子株式会社

Inventor： 坪井幸利 ,  长野英生 ,  长冈浩司 ,  松永祐介 ,  井学丰 ,  久保田尚孝

IPC: G01R31/28

Abstract: 本发明涉及半导体器件、诊断测试和诊断测试电路。防止因为故障诊断导致的在操作性能上的变差。根据本发明的半导体器件(90)包括：多个CPU内核(91)至(94)，每一个包括扫描链；以及，诊断测试电路(95)，其通过使用CPU内核的扫描链对于该多个CPU内核(91)至(94)执行扫描测试。诊断测试电路(95)在周期性基础上以预定顺序来对多个CPU内核(91)至(94)中的每一个执行扫描测试，以使得扫描测试的执行时间段彼此不重叠。

公开(公告)号：CN104977523A

公开(公告)日：2015-10-14

申请号：CN201510171209.9

申请日：2015-04-10

Applicant: 瑞萨电子株式会社

Inventor： 坪井幸利 ,  长野英生 ,  长冈浩司 ,  松永祐介 ,  井学丰 ,  久保田尚孝

IPC: G01R31/28

Abstract: 本发明涉及半导体器件、诊断测试和诊断测试电路。防止因为故障诊断导致的在操作性能上的变差。根据本发明的半导体器件(90)包括：多个CPU内核(91)至(94)，每一个包括扫描链；以及，诊断测试电路(95)，其通过使用CPU内核的扫描链对于该多个CPU内核(91)至(94)执行扫描测试。诊断测试电路(95)在周期性基础上以预定顺序来对多个CPU内核(91)至(94)中的每一个执行扫描测试，以使得扫描测试的执行时间段彼此不重叠。