公开(公告)号：CN104765650B

公开(公告)日：2019-11-29

申请号：CN201510009451.6

申请日：2015-01-08

Applicant: 瑞萨电子株式会社

Inventor： 坪井幸利 ,  长野英生

IPC: G06F11/10 ,  G06F9/30 ,  G06F9/38

Abstract: 本发明涉及一种数据处理装置。包括处理器和存储器的数据处理装置具有奇偶校验位/ECC编码器电路和奇偶校验位/ECC解码器电路。奇偶校验位/ECC编码器电路设置在用于将数据写入存储器的信号路径中，包括用于从要写入的数据生成多个位的奇偶校验位的奇偶校验位生成电路，并且将所生成的奇偶校验位连同该数据写入到存储器中。奇偶校验位/ECC解码器电路设置在用于从存储器读取数据的信号路径中，并且包括奇偶校验位校验单元。奇偶校验位生成电路被配置成使得构成数据的多个位中的每一个有助于至少两个位的奇偶校验位的生成。因此，奇偶校验位校验单元能高速地检测两位错误。

公开(公告)号：CN104977523A

公开(公告)日：2015-10-14

申请号：CN201510171209.9

申请日：2015-04-10

Applicant: 瑞萨电子株式会社

Inventor： 坪井幸利 ,  长野英生 ,  长冈浩司 ,  松永祐介 ,  井学丰 ,  久保田尚孝

IPC: G01R31/28

Abstract: 本发明涉及半导体器件、诊断测试和诊断测试电路。防止因为故障诊断导致的在操作性能上的变差。根据本发明的半导体器件(90)包括：多个CPU内核(91)至(94)，每一个包括扫描链；以及，诊断测试电路(95)，其通过使用CPU内核的扫描链对于该多个CPU内核(91)至(94)执行扫描测试。诊断测试电路(95)在周期性基础上以预定顺序来对多个CPU内核(91)至(94)中的每一个执行扫描测试，以使得扫描测试的执行时间段彼此不重叠。

公开(公告)号：CN104765650A

公开(公告)日：2015-07-08

申请号：CN201510009451.6

申请日：2015-01-08

Applicant: 瑞萨电子株式会社

Inventor： 坪井幸利 ,  长野英生

IPC: G06F11/10 ,  G06F9/30 ,  G06F9/38

Abstract: 本发明涉及一种数据处理装置。包括处理器和存储器的数据处理装置具有奇偶校验位/ECC编码器电路和奇偶校验位/ECC解码器电路。奇偶校验位/ECC编码器电路设置在用于将数据写入存储器的信号路径中，包括用于从要写入的数据生成多个位的奇偶校验位的奇偶校验位生成电路，并且将所生成的奇偶校验位连同该数据写入到存储器中。奇偶校验位/ECC解码器电路设置在用于从存储器读取数据的信号路径中，并且包括奇偶校验位校验单元。奇偶校验位生成电路被配置成使得构成数据的多个位中的每一个有助于至少两个位的奇偶校验位的生成。因此，奇偶校验位校验单元能高速地检测两位错误。

公开(公告)号：CN104977523B

公开(公告)日：2019-09-10

申请号：CN201510171209.9

申请日：2015-04-10

Applicant: 瑞萨电子株式会社

Inventor： 坪井幸利 ,  长野英生 ,  长冈浩司 ,  松永祐介 ,  井学丰 ,  久保田尚孝

IPC: G01R31/28

Abstract: 本发明涉及半导体器件、诊断测试和诊断测试电路。防止因为故障诊断导致的在操作性能上的变差。根据本发明的半导体器件(90)包括：多个CPU内核(91)至(94)，每一个包括扫描链；以及，诊断测试电路(95)，其通过使用CPU内核的扫描链对于该多个CPU内核(91)至(94)执行扫描测试。诊断测试电路(95)在周期性基础上以预定顺序来对多个CPU内核(91)至(94)中的每一个执行扫描测试，以使得扫描测试的执行时间段彼此不重叠。