半导体器件、诊断测试和诊断测试电路

    公开(公告)号:CN104977523B

    公开(公告)日:2019-09-10

    申请号:CN201510171209.9

    申请日:2015-04-10

    Abstract: 本发明涉及半导体器件、诊断测试和诊断测试电路。防止因为故障诊断导致的在操作性能上的变差。根据本发明的半导体器件(90)包括:多个CPU内核(91)至(94),每一个包括扫描链;以及,诊断测试电路(95),其通过使用CPU内核的扫描链对于该多个CPU内核(91)至(94)执行扫描测试。诊断测试电路(95)在周期性基础上以预定顺序来对多个CPU内核(91)至(94)中的每一个执行扫描测试,以使得扫描测试的执行时间段彼此不重叠。

    半导体器件、诊断测试和诊断测试电路

    公开(公告)号:CN104977523A

    公开(公告)日:2015-10-14

    申请号:CN201510171209.9

    申请日:2015-04-10

    Abstract: 本发明涉及半导体器件、诊断测试和诊断测试电路。防止因为故障诊断导致的在操作性能上的变差。根据本发明的半导体器件(90)包括:多个CPU内核(91)至(94),每一个包括扫描链;以及,诊断测试电路(95),其通过使用CPU内核的扫描链对于该多个CPU内核(91)至(94)执行扫描测试。诊断测试电路(95)在周期性基础上以预定顺序来对多个CPU内核(91)至(94)中的每一个执行扫描测试,以使得扫描测试的执行时间段彼此不重叠。

    半导体装置和诊断测试方法

    公开(公告)号:CN106201793B

    公开(公告)日:2021-07-30

    申请号:CN201610365803.6

    申请日:2016-05-27

    Abstract: 本发明涉及半导体装置和诊断测试方法。半导体装置包括存储电路、使用存储电路中存储的数据执行处理并且在执行处理时将数据写入存储电路中的处理电路、在处理电路不执行处理时对处理电路执行扫描测试的扫描测试电路以及在对处理电路执行扫描测试时禁止从处理电路到存储电路的数据写入的禁止电路。

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