公开(公告)号：CN112332816B

公开(公告)日：2024-01-30

申请号：CN202010667917.2

申请日：2020-07-13

Applicant: 电子科技大学

Inventor： 杜涛 ,  谢宇 ,  李建军 ,  李威

IPC: H03K5/1254 ,  H03K5/00 ,  H03K5/01

Abstract: 本发明属于集成电路技术领域，提出了一种基于NMOS晶体管的上拉或下拉延迟消抖电路，其特征包括以下步骤：1.将n个NMOS晶体管的栅极接GND，衬底接源极；2.下拉电路将第一个NMOS晶体管的的漏极连接到待处理信号输入端口，上拉电路连接到VDD，源极连接到第二个NMOS晶体管的漏极，第二个NMOS晶体管的源极连接到第三个NMOS晶体管的漏极，依次连接n个NMOS晶体管，下拉电路最后一个NMOS晶体管的源极连接到GND，上拉电路连接到待处理信号输入端口；3.将脉冲整形电路模块的输入端连接到待处理信号输入端口，脉冲整形电路模块的输出端连接到整体电路的输出端口；4.调节NMOS晶体管的沟道宽长比、宽长积和脉冲整形电路中第一级负载大小，直至获得需要的延迟时间和消抖效果。

公开(公告)号：CN112332816A

公开(公告)日：2021-02-05

申请号：CN202010667917.2

申请日：2020-07-13

Applicant: 电子科技大学

Inventor： 杜涛 ,  谢宇 ,  李建军 ,  李威

IPC: H03K5/1254 ,  H03K5/00 ,  H03K5/01

Abstract: 本发明属于集成电路技术领域，提出了一种基于NMOS晶体管的上拉或下拉延迟消抖电路，其特征包括以下步骤：1.将n个NMOS晶体管的栅极接GND，衬底接源极；2.下拉电路将第一个NMOS晶体管的的漏极连接到待处理信号输入端口，上拉电路连接到VDD，源极连接到第二个NMOS晶体管的漏极，第二个NMOS晶体管的源极连接到第三个NMOS晶体管的漏极，依次连接n个NMOS晶体管，下拉电路最后一个NMOS晶体管的源极连接到GND，上拉电路连接到待处理信号输入端口；3.将脉冲整形电路模块的输入端连接到待处理信号输入端口，脉冲整形电路模块的输出端连接到整体电路的输出端口；4.调节NMOS晶体管的沟道宽长比、宽长积和脉冲整形电路中第一级负载大小，直至获得需要的延迟时间和消抖效果。

公开(公告)号：CN112052940A

公开(公告)日：2020-12-08

申请号：CN202010873148.1

申请日：2020-08-26

Applicant: 西安电子科技大学

Inventor： 张琛 ,  李春奕 ,  鱼滨 ,  谢宇 ,  樊一鸣 ,  徐鑫航

IPC: G06N3/04 ,  G06N3/08 ,  G06K9/46 ,  G06K9/62 ,  G06Q50/00

Abstract: 本发明公开了一种基于向量压缩与重构的社交网络特征动态提取方法。其步骤为：(1)生成训练集；(2)构建深度半监督自编码器网络；(3)构造生成对抗网络；(4)训练网络；(5)在生成对抗网络中完成对社交网络的动态特征提取。本发明搭建并训练了深度半监督自编码器网络，能更好地捕获高阶的社交网络结构信息，基于生成对抗网络的动态特征提取方法，使得本发明在处理大型社交网络时有着较短的处理时间和较大的空间利用率。

公开(公告)号：CN111884676A

公开(公告)日：2020-11-03

申请号：CN202010667713.9

申请日：2020-07-13

Applicant: 电子科技大学

Inventor： 陈勇 ,  陈诚 ,  谢宇

IPC: H04B1/7075

Abstract: 本发明公开了一种应用于扩频通信系统的直接序列扩频接收机伪码同步的快速实现装置及方法，该装置将本地的伪码自相关结果计算出来，然后将此结果作为映射地址，把对应的相位偏移量存储起来。在伪码同步的过程中，该存储结构功能类似于查找表(LUT),前级输入的相位未知伪码的自相关值作为该查找表的地址索引，查找表输出对应的伪码相位偏移量，去调整本地伪码NCO的相移量。此方法相较于传统的通过比较超前(E)支路和滞后(L)支路的自相关结果值，去微调本地伪码相移的方法，具有速度快的优点，通过查找表的映射关系，可以将伪码自相关值与伪码的相位偏移量一一对应起来，可实现伪码的快速精准同步。

公开(公告)号：CN111769824B

公开(公告)日：2022-06-14

申请号：CN202010667700.1

申请日：2020-07-13

Applicant: 电子科技大学

Inventor： 李建军 ,  谢宇 ,  陈诚 ,  杜涛 ,  李威

IPC: H03K5/00 ,  H03K5/01

Abstract: 本发明属于集成电路技术领域，提出了一种可配置延迟电路。一种可配置延迟单元，可包含：带使能端的配置电路1；可包含带使能端的配置电路2的延迟元件；可选择性地包含脉冲整形电路。一种包含有可配置延迟单元的可配置延迟模块，可包含：至少一个可配置延迟单元；可选择性地包含一个或若干不可配置延迟单元。一种包含有可配置延迟模块的延迟电路，可包含：至少一个可配置延迟模块；可选择性地包含p‑q译码模块；至少一个输出端口；可选择性地包含数据选择模块，数据选择模块有m+1个输入端口，n个输出端口；可选择性地包含若干个脉冲整形电路。

公开(公告)号：CN111916144A

公开(公告)日：2020-11-10

申请号：CN202010730960.9

申请日：2020-07-27

Applicant: 西安电子科技大学

Inventor： 鱼滨 ,  张一帆 ,  张琛 ,  谢宇 ,  李春奕

IPC: G16B15/00 ,  G16B40/00 ,  G06K9/62 ,  G06N3/04 ,  G06N3/08

Abstract: 本发明公开了一种基于自注意力神经网络和粗化算法的蛋白质分类方法。其步骤为：(1)构建自注意力神经网络；(2)生成蛋白质训练集；(3)利用粗化算法粗化图结构；(4)利用正则化拉普拉斯矩阵计算公式，计算粗化后图结构的正则化拉普拉斯特征矩阵中的每个元素值；(5)训练自注意力神经网络；(6)对无标签蛋白质样本进行识别。本发明搭建并训练了一个自注意力神经网络，能更好地捕获蛋白质的层次结构信息，采用粗化算法使得本发明在处理大型蛋白质分子时有着较短的处理时间和较大的空间利用率。

公开(公告)号：CN111769824A

公开(公告)日：2020-10-13

申请号：CN202010667700.1

申请日：2020-07-13

Applicant: 电子科技大学

Inventor： 李建军 ,  谢宇 ,  陈诚 ,  杜涛 ,  李威

IPC: H03K5/00 ,  H03K5/01

Abstract: 本发明属于集成电路技术领域，提出了一种可配置延迟电路。一种可配置延迟单元，可包含：带使能端的配置电路1；可包含带使能端的配置电路2的延迟元件；可选择性地包含脉冲整形电路。一种包含有可配置延迟单元的可配置延迟模块，可包含：至少一个可配置延迟单元；可选择性地包含一个或若干不可配置延迟单元。一种包含有可配置延迟模块的延迟电路，可包含：至少一个可配置延迟模块；可选择性地包含p-q译码模块；至少一个输出端口；可选择性地包含数据选择模块，数据选择模块有m+1个输入端口，n个输出端口；可选择性地包含若干个脉冲整形电路。