主机控制的存储器媒体测试
    1.
    发明公开

    公开(公告)号:CN118749099A

    公开(公告)日:2024-10-08

    申请号:CN202380023599.8

    申请日:2023-03-10

    摘要: 控制器可被配置成使得主机能够控制存储器装置上的媒体测试。所述主机与存储器之间的接口可为抽象的,以使得所述主机不能直接控制所述存储器。替代地,所述控制器可提供诸如计算高速链路(CXL)之类的主机协议与诸如用以控制双数据速率(DDR)接口的协议之类的存储器协议之间的转换。所述控制器可实现对所述主机的媒体测试能力发现、配置和/或控制。所述控制器可实现从所述存储器到所述主机的媒体测试结果报告。

    用于存储器操作的专用命令

    公开(公告)号:CN112673426B

    公开(公告)日:2024-08-13

    申请号:CN201980058894.0

    申请日:2019-08-28

    IPC分类号: G11C13/00 G06F3/06

    摘要: 本发明揭示一种设备,其可具有包括电阻可变存储器单元阵列的存储器及控制器。所述控制器可经配置以接收专用命令以将所述电阻可变存储器单元的数个群组中的全部单元写入到第一状态而无需将对应于所述第一状态的任何主机数据传送到所述数个群组。所述控制器可经配置以响应于所述专用命令:对每一相应群组执行读取操作以确定每一相应群组中的所述单元的状态;从所述读取操作确定每一相应群组中经编程到第二状态的任何单元;且仅将经确定为在所述第二状态中的所述单元写入到所述第一状态。

    逻辑到物理表片段
    3.
    发明授权

    公开(公告)号:CN112513823B

    公开(公告)日:2024-08-02

    申请号:CN201980050385.3

    申请日:2019-07-10

    摘要: 可存储各自包含第一逻辑地址的逻辑地址到物理地址转译的逻辑到物理表。可存储各自包含第二逻辑地址的逻辑地址到物理地址转译的逻辑到物理表片段。可存储第一级索引。所述第一级索引可包含针对所述第一逻辑地址中的每一者的所述逻辑到物理表中的相应者的物理表地址及指向针对所述第二逻辑地址中的每一者的第二级索引中的相应指针。所述第二级索引可被存储且可包含针对所述第二逻辑地址中的每一者的相应逻辑到物理表片段的物理片段地址。

    伪随机二进制序列生成
    4.
    发明公开

    公开(公告)号:CN117707474A

    公开(公告)日:2024-03-15

    申请号:CN202311150488.1

    申请日:2023-09-07

    IPC分类号: G06F7/58

    摘要: 本公开涉及伪随机二进制序列生成。方法、系统和装置涉及通过存储器模块的伪随机二进制序列PRBS生成器生成包括第一多个位的PRBS,所述第一多个位与所述存储器模块的时钟信号在所述时钟信号的当前循环之后的多个循环相对应。所述PRBS的生成可基于包括与所述时钟信号的所述当前循环相对应的第二多个位中间PRBS。在所述时钟信号的每一相应循环期间,可将所述PRBS的相应子集从所述PRBS生成器传送到所述存储器模块的存储器装置。所述PRBS的每一相应子集包括基于所述存储器装置的数据选通信号的频率相对于所述时钟信号的频率的位数量。

    用于管理多种类型的存储器的控制器

    公开(公告)号:CN116897343A

    公开(公告)日:2023-10-17

    申请号:CN202280014998.3

    申请日:2022-02-16

    IPC分类号: G06F13/16

    摘要: 描述与用于管理多种类型的存储器的控制器相关的系统、设备及方法。一种控制器包含前端部分、中央控制器部分、后端部分,且管理单元能够管理根据第一组时序特性操作的第一类型的存储器装置及根据第二组时序特性操作的第二类型的存储器装置。所述中央控制器部分经配置以引起存储器操作的执行且包括:高速缓存存储器,其用以缓冲所述存储器操作的数据相关联执行;安全性组件,其经配置以在将数据存储在所述第一类型的存储器装置或所述第二类型的存储器装置中之前对所述数据进行加密;及错误校正码(ECC)电路系统,其用以对所述数据进行ECC编码及ECC解码。

    具有两个数据部分的存储器中的数据重定位

    公开(公告)号:CN112204533A

    公开(公告)日:2021-01-08

    申请号:CN201980035424.2

    申请日:2019-04-24

    IPC分类号: G06F12/02 G06F3/06

    摘要: 本公开包含用于具有两个数据部分的存储器中的数据重定位的设备、方法和系统。实施例包含具有多个存储器单元物理块以及第一数据部分和第二数据部分的存储器,所述第一数据部分和第二数据部分分别具有与其相关联的第一数目个逻辑块地址和第二数目个逻辑块地址。所述多个单元物理块中的两个不存储数据。电路系统被配置成将与所述第一数目个逻辑块地址中的一个相关联的所述第一部分的所述数据重定位到不存储数据的所述两个单元物理块中的一个,并且将与所述第二数目个逻辑块地址中的一个相关联的所述第二部分的所述数据重定位到不存储数据的所述两个单元物理块中的另一个。

    主机控制的电子装置测试
    9.
    发明公开

    公开(公告)号:CN118749118A

    公开(公告)日:2024-10-08

    申请号:CN202380023593.0

    申请日:2023-03-14

    IPC分类号: G11C29/02 G11C29/12 G06F3/06

    摘要: 电子装置可以经配置以使主机能够间接控制与所述电子装置相关联的测试。所述主机与所述电子装置之间的接口可以是抽象的,使得所述主机不能直接控制所述电子装置。所述电子装置的实例包含存储器装置和功率管理集成电路。所述电子装置可以允许所述主机发现所述电子装置所支持的测试数量和相应测试描述符。所述电子装置可以与所述主机交互以配置测试和/或测试结果的报告。

    用于管理数据和错误信息的存储器控制器

    公开(公告)号:CN117940906A

    公开(公告)日:2024-04-26

    申请号:CN202280061985.1

    申请日:2022-09-06

    IPC分类号: G06F11/10 G06F3/06 G06F1/3225

    摘要: 一种存储器控制器可包含:前端部分,其经配置以与主机介接;中央控制器部分,其经配置以管理数据;后端部分,其经配置以与存储器装置介接。所述存储器控制器可根据不同协议管理存储器装置。对于第一协议,所述存储器装置执行错误校正操作,且对于第二协议,所述存储器控制器执行错误校正操作。对于所述第一协议,经由数据引脚在所述存储器装置和所述存储器控制器之间交换错误校正信息、错误检测信息和/或元数据。对于所述第二协议,经由数据掩码反转引脚在所述存储器装置和所述存储器控制器之间交换错误校正信息、错误检测信息和/或元数据。所述第二协议可使根据所述第一协议启用的一些特征停用,例如低功率特征。