-
公开(公告)号：CN110890461B
公开(公告)日：2023-05-02
申请号：CN201811050528.4
申请日：2018-09-07
申请人： 联华电子股份有限公司
摘要： 本发明公开一种嵌入式磁阻式随机存取存储器的制造方法，包括以下步骤。在基底结构上形成存储单元堆叠结构。存储单元堆叠结构包括第一电极、第二电极与磁性隧穿接面结构。形成覆盖存储单元堆叠结构的第一介电层。在第一介电层上形成金属氮化物层。在金属氮化物层上形成第二介电层。以金属氮化物层作为终止层，对第二介电层进行第一化学机械研磨制作工艺，以暴露出金属氮化物层。进行回蚀刻制作工艺，以完全移除金属氮化物层，且暴露出第一介电层。进行第二化学机械研磨制作工艺，以暴露出第二电极。上述制造方法可具有较佳的平坦化效果。
-
公开(公告)号：CN110581215B
公开(公告)日：2022-10-28
申请号：CN201810579866.0
申请日：2018-06-07
申请人： 联华电子股份有限公司
IPC分类号： H01L43/12
摘要： 本发明公开一种形成磁阻式随机存取存储器单元的方法，包含有下述步骤。首先，形成一第一介电层于一基底上，其中第一介电层包含一第一金属线。接着，形成一图案化第二介电层覆盖第一介电层，其中图案化第二介电层包含一凹槽暴露出第一金属线。接续，形成一阻障层顺应覆盖凹槽以及图案化第二介电层。续之，一金属填满凹槽以及覆盖阻障层。继之，以阻障层为一停止层平坦化金属至暴露出阻障层。后续，形成一磁性隧穿接面以及一顶电极覆盖金属，因而形成一磁阻式随机存取存储器单元。
-
公开(公告)号：CN112151669B
公开(公告)日：2024-04-09
申请号：CN201910565683.8
申请日：2019-06-27
申请人： 联华电子股份有限公司
摘要： 本发明公开一种存储器元件的制作方法，其包含：首先，提供一介电层，然后在该介电层中同时形成一接触窗以及一对准标记(alignment mark)凹槽，其中，该接触窗曝露一下层金属线，接下来在该介电层表面、该接触窗以及该对准标记凹槽内形成一导电层，对该导电层进行一平坦化步骤，并留下一残留物位于该对准标记凹槽内，后续对该介电层进行一氮气等离子体步骤(N2 plasma)，进行一清洗步骤，以移除该对准标记凹槽内的该残留物，以及形成一图案化的磁隧穿结(magnetic tunneling junction,MTJ)膜叠层于该接触窗上。
-
公开(公告)号：CN116940124A
公开(公告)日：2023-10-24
申请号：CN202310732298.4
申请日：2018-12-27
申请人： 联华电子股份有限公司
摘要： 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一第一磁性隧穿结(magnetic tunneling junction,MTJ)于一基底上，然后形成一第一超低介电常数介电层于第一MTJ上，进行一第一蚀刻制作工艺去除部分第一超低介电常数介电层并形成一受损层于第一超低介电常数介电层上，再形成一第二超低介电常数介电层于该受损层上。
-
公开(公告)号：CN111384237B
公开(公告)日：2023-07-11
申请号：CN201811612412.5
申请日：2018-12-27
申请人： 联华电子股份有限公司
摘要： 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一第一磁性隧穿结(magnetic tunneling junction,MTJ)于一基底上，然后形成一第一超低介电常数介电层于第一MTJ上，进行一第一蚀刻制作工艺去除部分第一超低介电常数介电层并形成一受损层于第一超低介电常数介电层上，再形成一第二超低介电常数介电层于该受损层上。
-
公开(公告)号：CN106409889B
公开(公告)日：2021-06-22
申请号：CN201510467637.6
申请日：2015-08-03
申请人： 联华电子股份有限公司
IPC分类号： H01L29/423
摘要： 本发明公开一种半导体元件，其包含一基底以及一栅极结构设于基底上，其中栅极结构包含一高介电常数介电层设于基底上以及一底部金属阻隔层设于高介电常数介电层上，该底部金属阻隔层包含一上半部、一中半部以及一下半部，且上半部为一富氮部分而中半部及下半部各为一富钛部分。
-
公开(公告)号：CN111384237A
公开(公告)日：2020-07-07
申请号：CN201811612412.5
申请日：2018-12-27
申请人： 联华电子股份有限公司
摘要： 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一第一磁性隧穿结(magnetic tunneling junction,MTJ)于一基底上，然后形成一第一超低介电常数介电层于第一MTJ上，进行一第一蚀刻制作工艺去除部分第一超低介电常数介电层并形成一受损层于第一超低介电常数介电层上，再形成一第二超低介电常数介电层于该受损层上。
-
公开(公告)号：CN106409889A
公开(公告)日：2017-02-15
申请号：CN201510467637.6
申请日：2015-08-03
申请人： 联华电子股份有限公司
IPC分类号： H01L29/423
CPC分类号： H01L29/66545 , B32B1/00 , B32B18/00 , C22C32/0068 , H01L21/28088 , H01L29/4238 , H01L29/4966 , H01L29/511
摘要： 本发明公开一种半导体元件，其包含一基底以及一栅极结构设于基底上，其中栅极结构包含一高介电常数介电层设于基底上以及一底部金属阻隔层设于高介电常数介电层上，该底部金属阻隔层包含一上半部、一中半部以及一下半部，且上半部为一富氮部分而中半部及下半部各为一富钛部分。
-
公开(公告)号：CN108695162B
公开(公告)日：2021-04-09
申请号：CN201710236563.4
申请日：2017-04-12
申请人： 联华电子股份有限公司
IPC分类号： H01L21/336
摘要： 本发明公开一种鳍状结构的制造方法，包括在衬底上形成沿着第一方向延伸的图案化的触媒层与图案化的钝化层。图案化的钝化层位于图案化的触媒层上。在图案化的触媒层的至少一侧形成碳层。所述碳层包括沿着第一方向排列的多个空心碳管，其中每一空心碳管沿着第二方向延伸。进行移除工艺，以移除每个空心碳管的上部及下部中最接近衬底的部分，以使留下多个残部做为掩模层。相邻的两个残部形成沿着第二方向延伸的条形图案。移除图案化的钝化层与图案化的触媒层。将掩模层的图案转移至衬底，以形成多个鳍状结构，以及移除所述掩模层。
-
公开(公告)号：CN112151669A
公开(公告)日：2020-12-29
申请号：CN201910565683.8
申请日：2019-06-27
申请人： 联华电子股份有限公司
摘要： 本发明公开一种存储器元件的制作方法，其包含：首先，提供一介电层，然后在该介电层中同时形成一接触窗以及一对准标记(alignment mark)凹槽，其中，该接触窗曝露一下层金属线，接下来在该介电层表面、该接触窗以及该对准标记凹槽内形成一导电层，对该导电层进行一平坦化步骤，并留下一残留物位于该对准标记凹槽内，后续对该介电层进行一氮气等离子体步骤(N2 plasma)，进行一清洗步骤，以移除该对准标记凹槽内的该残留物，以及形成一图案化的磁隧穿结(magnetic tunneling junction,MTJ)膜叠层于该接触窗上。
-
-
-
-
-
-
-
-
-
搜索结果
17 条记录 (耗时 0.031 秒)
