公开(公告)号：CN111682068B

公开(公告)日：2024-01-02

申请号：CN201910180883.1

申请日：2019-03-11

申请人： 联华电子股份有限公司

发明人： 陈金宏 ,  傅思逸 ,  许智凯 ,  许嘉榕 ,  林毓翔

IPC分类号： H01L29/78 ,  H01L21/336

摘要： 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为：首先形成一第一半导体层以及一绝缘层于一基底上，然后去除该绝缘层以及该第一半导体层以形成多个开口，形成一第二半导体层于该等开口内，再图案化该第二半导体层、该绝缘层以及该第一半导体层以形成多个鳍状结构。

公开(公告)号：CN116705704A

公开(公告)日：2023-09-05

申请号：CN202210171997.1

申请日：2022-02-24

申请人： 联华电子股份有限公司

发明人： 许嘉榕 ,  傅思逸 ,  许智凯 ,  邱淳雅 ,  陈金宏 ,  林毓翔 ,  林建廷

IPC分类号： H01L21/8238 ,  H01L27/092

摘要： 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法主要先提供一基底包含一高压区以及一低压区，形成多个第一鳍状结构于该高压区，再进行一氧化制作工艺以形成一栅极氧化层于该等第一鳍状结构上并接触该等第一鳍状结构。在本实施例中，栅极氧化层底表面包含多个第一突块设于该等第一鳍状结构上而栅极氧化层顶表面则包含多个第二突块。

公开(公告)号：CN114256323A

公开(公告)日：2022-03-29

申请号：CN202010993261.3

申请日：2020-09-21

申请人： 联华电子股份有限公司

发明人： 邱淳雅 ,  许智凯 ,  陈金宏 ,  许嘉榕 ,  傅思逸 ,  林毓翔

IPC分类号： H01L29/06 ,  H01L29/78 ,  H01L21/336

摘要： 本发明公开一种高电压晶体管结构及其制造方法，其中该高电压晶体管结构包括基板。第一导电型的外延掺杂结构，形成在所述基板中，其中所述外延掺杂结构的顶部包含未掺杂外延顶层。栅极结构设置在所述基板上，且至少重叠于所述未掺杂外延顶层。第二导电型的源/漏极区域形成在所述外延掺杂结构中，在所述栅极结构侧边。所述第一导电型不同于所述第二导电型。

公开(公告)号：CN110299320B

公开(公告)日：2023-11-21

申请号：CN201810235339.8

申请日：2018-03-21

申请人： 联华电子股份有限公司

发明人： 许智凯 ,  傅思逸 ,  邱淳雅 ,  陈金宏 ,  吴骐廷 ,  林毓翔

IPC分类号： H01L21/768 ,  H01L21/336 ,  H01L29/78

公开(公告)号：CN115706163A

公开(公告)日：2023-02-17

申请号：CN202110895424.9

申请日：2021-08-05

申请人： 联华电子股份有限公司

发明人： 邱淳雅 ,  傅思逸 ,  许智凯 ,  陈金宏 ,  许嘉榕 ,  林毓翔

IPC分类号： H01L29/78 ,  H01L29/08 ,  H01L29/06 ,  H01L21/336

摘要： 本发明公开一种高压晶体管结构及其制造方法，其中该高压晶体管结构包括基底、第一漂移区、第二漂移区、第一盖层、第二盖层、栅极结构、第一源极/漏极区与第二源极/漏极区。第一漂移区与第二漂移区设置在基底中。第一盖层与第二盖层分别设置在第一漂移区与第二漂移区上。栅极结构设置在基底上，且位于至少一部分第一漂移区与至少一部分第二漂移区上方。第一源极/漏极区与第二源极/漏极区分别设置在第一漂移区与第二漂移区中，且位于栅极结构的两侧。第一漂移区的尺寸与第二漂移区的尺寸不对称。

公开(公告)号：CN114188409A

公开(公告)日：2022-03-15

申请号：CN202010965229.4

申请日：2020-09-15

申请人： 联华电子股份有限公司

发明人： 熊昌铂 ,  杨庆忠 ,  黄善禧 ,  李信宏 ,  李年中 ,  李文芳 ,  李秋德 ,  许智凯 ,  邱淳雅 ,  陈金宏 ,  许嘉榕 ,  傅思逸 ,  林毓翔

IPC分类号： H01L29/423 ,  H01L29/78 ,  H01L21/336

摘要： 本发明公开一种半导体装置以及其制作方法，其中该半导体装置包括半导体基底、凹陷、第一栅极氧化物层以及栅极结构。半导体基底第一区以及与第一区相邻的第二区。凹陷设置于半导体基底的第一区中，且凹陷的一边缘位于第一区与第二区之间的交界处。第一栅极氧化物层至少部分设置于凹陷中。第一栅极氧化物层包括一隆起部与凹陷的边缘相邻设置，且隆起部的高度小于凹陷的深度。栅极结构设置于半导体基底的第一区与第二区上，且栅极结构于垂直方向上与第一栅极氧化物层的隆起部重叠。

公开(公告)号：CN112397531A

公开(公告)日：2021-02-23

申请号：CN201910743194.7

申请日：2019-08-13

申请人： 联华电子股份有限公司

发明人： 许智凯 ,  傅思逸 ,  许嘉榕 ,  邱淳雅 ,  陈金宏 ,  林毓翔

IPC分类号： H01L27/146

摘要： 本发明公开一种半导体元件及其制造方法，该半导体元件的制造方法包括以下步骤。提供衬底，所述衬底包括：具有第一导电区的像素区以及具有第二导电区的逻辑区。在所述衬底上形成介电层，覆盖所述第一导电区。在所述介电层中形成第一接触窗开口，裸露出所述第一导电区。在所述第一接触窗开口中依序形成掺杂的多晶硅层。在所述掺杂的多晶硅层上形成第一金属硅化物层。在所述介电层中形成第二接触窗开口，裸露出所述第二导电区。在所述第一接触窗开口与所述第二接触窗开口中分别形成阻障层与金属层。

公开(公告)号：CN110277362A

公开(公告)日：2019-09-24

申请号：CN201810203798.8

申请日：2018-03-13

申请人： 联华电子股份有限公司

发明人： 许智凯 ,  傅思逸 ,  邱淳雅 ,  吴骐廷 ,  陈金宏 ,  林毓翔

IPC分类号： H01L23/48 ,  H01L21/60

摘要： 本发明公开一种半导体结构及其形成方法。半导体结构包括基底、栅结构、及导电元件。栅结构在基底上。栅结构包括栅电极与盖层。盖层在该栅电极上。导电元件邻接栅结构的外侧表面。导电元件包括下导电部及上导电部。上导电部电连接在下导电部上，并邻接盖层。下导电部与上导电部之间具有一界面。界面低于盖层的一上表面。

公开(公告)号：CN118800727A

公开(公告)日：2024-10-18

申请号：CN202310466667.X

申请日：2023-04-27

申请人： 联华电子股份有限公司

发明人： 陈金宏 ,  傅思逸 ,  林毓翔 ,  谢柏光 ,  林家禾 ,  黄圣尧

IPC分类号： H01L21/8234 ,  H01L21/8238 ,  H01L27/088 ,  H01L27/092 ,  H01L29/06

摘要： 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，主要先提供一基底包含一高压区以及一中压区，然后形成一第一凹槽于该高压区，形成一第二凹槽于该第一凹槽旁并将该第一凹槽延伸以形成一第三凹槽，形成一第一浅沟隔离于该第二凹槽内以及一第二浅沟隔离于该第三凹槽内且第二浅沟隔离底表面低于第一浅沟隔离底表面，再形成一第一栅极结构于该第一浅沟隔离以及该第二浅沟隔离之间。

公开(公告)号：CN112397531B

公开(公告)日：2024-07-23

申请号：CN201910743194.7

申请日：2019-08-13

申请人： 联华电子股份有限公司

发明人： 许智凯 ,  傅思逸 ,  许嘉榕 ,  邱淳雅 ,  陈金宏 ,  林毓翔

IPC分类号： H01L27/146

摘要： 本发明公开一种半导体元件及其制造方法，该半导体元件的制造方法包括以下步骤。提供衬底，所述衬底包括：具有第一导电区的像素区以及具有第二导电区的逻辑区。在所述衬底上形成介电层，覆盖所述第一导电区。在所述介电层中形成第一接触窗开口，裸露出所述第一导电区。在所述第一接触窗开口中依序形成掺杂的多晶硅层。在所述掺杂的多晶硅层上形成第一金属硅化物层。在所述介电层中形成第二接触窗开口，裸露出所述第二导电区。在所述第一接触窗开口与所述第二接触窗开口中分别形成阻障层与金属层。