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公开(公告)号：CN108346660B
公开(公告)日：2021-12-28
申请号：CN201710059512.9
申请日：2017-01-24
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/108 , H01L21/8242
摘要： 本发明公开一种半导体元件及其形成方法，半导体元件包含多个位线、多个导电图案、多个接触垫与间隙壁。位线朝向第一方向延伸。导电图案同样是朝向第一方向延伸，位线与导电图案在与第一方向垂直的第二方向上彼此交错排列；接触垫是设置在导电图案与位线上并排列成一矩阵。间隙壁是设置在位线与导电图案之间并位于接触垫下方，其中间隙壁包含三层结构，其包含第一层、第二层以及第三层，第二层包含多个空隙层且各空隙层彼此分隔地沿着第一方向排列。
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公开(公告)号：CN108389860B
公开(公告)日：2021-06-22
申请号：CN201710063718.9
申请日：2017-02-03
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/108
摘要： 本发明公开一种半导体装置，包含基底、多个主动区、多个位线与多个虚置位线。基底包含有存储器区与周边区。多个主动区是定义在基底上，而多个位线则是彼此平行且分隔地设置在基底上，并位于存储器区内且横跨主动区。多个虚置位线设置在位线的一侧，虚置位线彼此连接且各虚置位线之间具有不同的间距。
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公开(公告)号：CN108231770B
公开(公告)日：2021-05-04
申请号：CN201611199076.7
申请日：2016-12-22
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/108 , H01L21/308
摘要： 本发明公开一种形成图案的方法，可解决不同图案密度的区域于自对准双倍图案(self‑aligned‑doubled patterning,SADP)制作工艺中产生的负载效应而导致的问题，主要于第二材料层厚度较薄的区域上额外形成一第三材料层，以于回蚀刻制作工艺中作为第二材料层的回蚀刻缓冲层，可减少第二材料层厚度较薄的区域于该回蚀刻制作工艺中的移除量。
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公开(公告)号：CN108573926A
公开(公告)日：2018-09-25
申请号：CN201710137051.2
申请日：2017-03-09
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/8242 , H01L27/108
摘要： 本发明公开一种半导体存储装置以及其制作方法，该制作方法包括下列步骤。在半导体基底上形成多个位线结构与存储节点接触。在各位线结构的侧壁上形成第一间隙壁。形成导电层覆盖位线结构、第一间隙壁与存储节点接触。对导电层进行第一图案化制作工艺，用以形成多个条状接触结构，各条状接触结构沿第一方向延伸且对应多个存储节点接触。位于各位线结构于第二方向上的第一侧的第一间隙壁被第一图案化制作工艺暴露出，而各位线结构于第二方向上的第二侧的第一间隙壁被条状接触结构覆盖。将被第一图案化制作工艺暴露出的第一间隙壁移除而形成多个第一空气间隙壁。
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公开(公告)号：CN108573079A
公开(公告)日：2018-09-25
申请号：CN201710137695.1
申请日：2017-03-09
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： G06F17/50 , H01L27/02 , H01L27/108
摘要： 本发明公开一种接触插塞布局的制作方法，该制作方法包含有以下步骤：(a)接收多个主动区域图案与多个彼此平行的埋藏式栅极图案，该多个主动区域图案分别与二该埋藏式栅极图案重叠以于各该主动区域图案内形成二个重叠区域以及该二个重叠区域之间的一接触插塞区域；以及(b)分别于该多个接触插塞区域上形成一接触插塞图案，该接触插塞图案包含一平行四边形形状，该平行四边形形状的内角不等于90度，且该多个接触插塞图案分别与各该主动区域内的二该埋藏式栅极图案部分重叠，其中该步骤(a)至该步骤(b)是于一电脑装置内进行。
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公开(公告)号：CN108389860A
公开(公告)日：2018-08-10
申请号：CN201710063718.9
申请日：2017-02-03
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/108
CPC分类号： H01L27/10885 , H01L23/5283 , H01L27/10897 , H01L27/10805
摘要： 本发明公开一种半导体装置，包含基底、多个主动区、多个位线与多个虚置位线。基底包含有存储器区与周边区。多个主动区是定义在基底上，而多个位线则是彼此平行且分隔地设置在基底上，并位于存储器区内且横跨主动区。多个虚置位线设置在位线的一侧，虚置位线彼此连接且各虚置位线之间具有不同的间距。
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公开(公告)号：CN108281423A
公开(公告)日：2018-07-13
申请号：CN201611261914.9
申请日：2016-12-30
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/108 , H01L21/77
摘要： 本发明公开一种制作半导体元件的方法，包括：首先提供一基底，该基底上具有一存储区以及一周边区，然后形成一第一埋入式栅极以及一第二埋入式栅极于存储区的基底内，形成一第一硅层于周边区的基底上，形成一堆叠层于第一硅层上，形成一外延层于第一埋入式栅极与第二埋入式栅极间的基底上以及形成一第二硅层于存储区的外延层上以及周边区的堆叠层上。
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公开(公告)号：CN111799261B
公开(公告)日：2023-07-18
申请号：CN202010673242.2
申请日：2017-02-24
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H10B12/00
摘要： 本发明公开一种具有电容连接垫的半导体结构与电容连接垫的制作方法，具有电容连接垫的半导体结构包含一基底，一电容接触插塞设置于基底上，一电容连接垫接触并连结电容接触插塞，一位线设置于基底上以及一介电层围绕电容连接垫，介电层具有一底面低于位线的一顶面。
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公开(公告)号：CN108735744B
公开(公告)日：2021-02-02
申请号：CN201710264658.7
申请日：2017-04-21
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/108
摘要： 本发明公开一种半导体存储装置以及其制作方法。该半导体存储装置包括一半导体基底、一第一支撑层、一第一电极、一电容介电层以及一第二电极。第一支撑层设置于半导体基底上，第一电极设置于半导体基底上且贯穿第一支撑层。电容介电层设置于第一电极上，而第二电极设置于半导体基底上，且至少部分的电容介电层设置于第一电极与第二电极之间。第一支撑层包括一掺杂碳的氮化物层，且第一支撑层的一下部的碳浓度高于第一支撑层的一上部的碳浓度。
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公开(公告)号：CN111799261A
公开(公告)日：2020-10-20
申请号：CN202010673242.2
申请日：2017-02-24
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/108 , H01L21/8242
摘要： 本发明公开一种具有电容连接垫的半导体结构与电容连接垫的制作方法，具有电容连接垫的半导体结构包含一基底，一电容接触插塞设置于基底上，一电容连接垫接触并连结电容接触插塞，一位线设置于基底上以及一介电层围绕电容连接垫，介电层具有一底面低于位线的一顶面。
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