-
公开(公告)号：CN108231769B
公开(公告)日：2019-08-23
申请号：CN201611197883.5
申请日：2016-12-22
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/108
摘要： 本发明公开一种半导体元件及其制作方法。该半导体元件包含有一定义有至少一存储区域的基底、一形成于该基底上的网目型隔离结构、以及多个存储电极接触插塞。该存储区域内设置有多个存储单元。该网目型隔离结构包含有多个基本上同质的介电侧壁，以及多个由该多个介电侧壁定义的第一开口。该多个存储电极接触插塞分别设置于该多个第一开口内，且分别与该多个存储单元电连接。
-
公开(公告)号：CN108231769A
公开(公告)日：2018-06-29
申请号：CN201611197883.5
申请日：2016-12-22
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/108
摘要： 本发明公开一种半导体元件及其制作方法。该半导体元件包含有一定义有至少一存储区域的基底、一形成于该基底上的网目型隔离结构、以及多个存储电极接触插塞。该存储区域内设置有多个存储单元。该网目型隔离结构包含有多个基本上同质的介电侧壁，以及多个由该多个介电侧壁定义的第一开口。该多个存储电极接触插塞分别设置于该多个第一开口内，且分别与该多个存储单元电连接。
-
公开(公告)号：CN108615732B
公开(公告)日：2019-06-28
申请号：CN201611129233.7
申请日：2016-12-09
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/108 , H01L21/8242
CPC分类号： H01L27/10823 , H01L27/10814 , H01L27/10855 , H01L27/10876 , H01L27/10897
摘要： 本发明公开一种半导体元件及其制作方法。该半导体元件包含有一基底，该基底内定义有至少一存储器区域，其内包含有多个存储单元。该半导体元件还包含多个第一连接结构、多个第二连接结构、多个分别设置于该多个第二连接结构上的第一存储电极、以及多个分别设置于该多个第一连接结构上的虚设电极。该多个第一连接结构分别包含有一导电部分与一第一金属部分，该多个第二连接结构分别包含有该导电部分与一第二金属部分，该第一金属部分与该第二金属部分包含相同的材料，且该第一金属部分与该第二金属部分的高度不同。
-
公开(公告)号：CN108231770B
公开(公告)日：2021-05-04
申请号：CN201611199076.7
申请日：2016-12-22
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/108 , H01L21/308
摘要： 本发明公开一种形成图案的方法，可解决不同图案密度的区域于自对准双倍图案(self‑aligned‑doubled patterning,SADP)制作工艺中产生的负载效应而导致的问题，主要于第二材料层厚度较薄的区域上额外形成一第三材料层，以于回蚀刻制作工艺中作为第二材料层的回蚀刻缓冲层，可减少第二材料层厚度较薄的区域于该回蚀刻制作工艺中的移除量。
-
公开(公告)号：CN107968045B
公开(公告)日：2020-11-10
申请号：CN201610913373.7
申请日：2016-10-20
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/027
摘要： 本发明公开一种蚀刻方法，包括下列步骤。首先，提供一基底，基底上定义有第一区以及与第一区相邻的第二区。于基底上形成一材料层，并于材料层上形成一图案化掩模。图案化掩模包括一第一部与一第二部。第一部覆盖位于第一区的材料层。第二部对应第二区，且第二部包括一格状结构。格状结构包括多个开口与多个遮蔽部。各开口暴露出的位于第二区的材料层。各遮蔽部位于相邻的开口之间，且各遮蔽部覆盖的位于第二区的材料层。进行一等向性蚀刻，用以移除被开口所暴露的材料层以及被遮蔽部所覆盖的材料层。
-
公开(公告)号：CN108615732A
公开(公告)日：2018-10-02
申请号：CN201611129233.7
申请日：2016-12-09
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/108 , H01L21/8242
CPC分类号： H01L27/10823 , H01L27/10814 , H01L27/10855 , H01L27/10876 , H01L27/10897 , H01L27/10805 , H01L27/10882
摘要： 本发明公开一种半导体元件及其制作方法。该半导体元件包含有一基底，该基底内定义有至少一存储器区域，其内包含有多个存储单元。该半导体元件还包含多个第一连接结构、多个第二连接结构、多个分别设置于该多个第二连接结构上的第一存储电极、以及多个分别设置于该多个第一连接结构上的虚设电极。该多个第一连接结构分别包含有一导电部分与一第一金属部分，该多个第二连接结构分别包含有该导电部分与一第二金属部分，该第一金属部分与该第二金属部分包含相同的材料，且该第一金属部分与该第二金属部分的高度不同。
-
公开(公告)号：CN108231770A
公开(公告)日：2018-06-29
申请号：CN201611199076.7
申请日：2016-12-22
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/108 , H01L21/308
CPC分类号： H01L27/10844 , H01L21/3086
摘要： 本发明公开一种形成图案的方法，可解决不同图案密度的区域于自对准双倍图案(self‑aligned‑doubled patterning,SADP)制作工艺中产生的负载效应而导致的问题，主要于第二材料层厚度较薄的区域上额外形成一第三材料层，以于回蚀刻制作工艺中作为第二材料层的回蚀刻缓冲层，可减少第二材料层厚度较薄的区域于该回蚀刻制作工艺中的移除量。
-
公开(公告)号：CN107968045A
公开(公告)日：2018-04-27
申请号：CN201610913373.7
申请日：2016-10-20
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/027
摘要： 本发明公开一种蚀刻方法，包括下列步骤。首先，提供一基底，基底上定义有第一区以及与第一区相邻的第二区。于基底上形成一材料层，并于材料层上形成一图案化掩模。图案化掩模包括一第一部与一第二部。第一部覆盖位于第一区的材料层。第二部对应第二区，且第二部包括一格状结构。格状结构包括多个开口与多个遮蔽部。各开口暴露出的位于第二区的材料层。各遮蔽部位于相邻的开口之间，且各遮蔽部覆盖的位于第二区的材料层。进行一等向性蚀刻，用以移除被开口所暴露的材料层以及被遮蔽部所覆盖的材料层。
-
公开(公告)号：CN108269758B
公开(公告)日：2019-08-23
申请号：CN201611242446.0
申请日：2016-12-29
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/768 , H01L27/11517 , H01L27/11563
摘要： 本发明公开一种半导体元件的制作方法，其步骤包含：提供一基底，其上具有一存储区域以及一逻辑区域、在该存储区域以及该逻辑区域中分别形成位线以及逻辑栅极，其中位线之间界定有存储节点区域、在该位线的侧壁上形成一第一低介电系数材料层；在位线之间的存储节点区域中形成掺杂硅层，其中该掺杂硅层的顶面低于位线的顶面、在存储节点区域的侧壁上形成一第二低介电系数材料层、以及在该存储区域的存储节点区域中填入金属插塞。
-
公开(公告)号：CN108269758A
公开(公告)日：2018-07-10
申请号：CN201611242446.0
申请日：2016-12-29
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/768 , H01L27/115
摘要： 本发明公开一种半导体元件的制作方法，其步骤包含：提供一基底，其上具有一存储区域以及一逻辑区域、在该存储区域以及该逻辑区域中分别形成位线以及逻辑栅极，其中位线之间界定有存储节点区域、在该位线的侧壁上形成一第一低介电系数材料层；在位线之间的存储节点区域中形成掺杂硅层，其中该掺杂硅层的顶面低于位线的顶面、在存储节点区域的侧壁上形成一第二低介电系数材料层、以及在该存储区域的存储节点区域中填入金属插塞。
-
-
-
-
-
-
-
-
-
搜索结果
15 条记录 (耗时 0.323 秒)