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公开(公告)号：CN114237382B
公开(公告)日：2024-03-22
申请号：CN202111591730.X
申请日：2017-02-24
申请人： 英特尔公司
发明人： V·斯里尼瓦桑 , K·V·西斯拉 , C·D·高夫 , I·M·斯泰纳 , N·古普塔 , V·加格 , A·巴尔马 , S·A·沃拉 , D·P·莱内尔 , J·M·沙利文 , N·古鲁莫什 , W·J·鲍希尔 , V·拉马穆尔蒂 , C·麦克纳马拉 , J·J·布朗 , R·达斯
IPC分类号： G06F1/324 , G06F1/3203 , G06F1/08 , G06F9/30 , G06F9/455 , G06F9/48 , G06F9/4401 , G06F9/445
摘要： 一种处理器，包括：多个处理器核心，控制寄存器存储所述多个处理器核心中的相应处理核器核心的每核心基本时钟频率值，电源管理电路，用于执行电源控制单元固件，以至少部分地基于每个核心的基本时钟频率值来所述控制多个处理核心的时钟频率，所述电源管理电路用于接收不同于相应的默认每核心基本时钟频率值的目标每核心基本时钟频率值；将目标每核心基本时钟频率值存储在相应的控制寄存器中，以使多个处理器核心中的相应处理器核心根据该目标每核心基本时钟频率值运行；向软件暴露目标每核心基本时钟频率值。
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公开(公告)号：CN108780342B
公开(公告)日：2022-08-09
申请号：CN201780014455.0
申请日：2017-01-31
申请人： 英特尔公司
IPC分类号： G06F1/20 , G06F1/3206 , G06F1/324 , G06F1/3296
摘要： 对核功率的动态调整可减少热设计功率(TDP)与可允许的热负荷之间的热裕量。例如，通过明确地直接关注核温度，每核闭环温度控制器(pCLTC)可移除由功率1级策略(PL1，一种在持续负荷下针对处理器限定频率和/或功率的策略)引发的保守性，从而当热系统中存在裕量时，允许提高处理器性能。
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公开(公告)号：CN110637272A
公开(公告)日：2019-12-31
申请号：CN201880031376.5
申请日：2018-05-25
申请人： 英特尔公司
摘要： 提供了一种装置系统，包括：第一部件和第二部件；第一电路，用于将第一部件分配给第一组部件，以及将第二部件分配给第二组部件；以及，第二电路，用于将第一最大频率极限分配给第一组部件，以及将第二最大频率极限分配给第二组部件，其中第一部件和第二部件分别按照第一最大频率极限和第二最大频率极限来操作。
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公开(公告)号：CN104025152A
公开(公告)日：2014-09-03
申请号：CN201280065043.7
申请日：2012-12-21
申请人： 英特尔公司
CPC分类号： G09G5/10 , G09G5/06 , G09G2320/029 , G09G2320/066 , H04N5/57 , H04N21/4318
摘要： 描述了包括用于至少部分地基于活动块区域中的单独的像素输入值以及基于多个对比度补偿函数，来生成加权的查找表的操作的系统、装置、制品和方法。可以至少部分地基于加权的查找表，针对活动区域的中间像素块，执行第二级补偿。
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公开(公告)号：CN116097196A
公开(公告)日：2023-05-09
申请号：CN202180052147.3
申请日：2021-09-24
申请人： 英特尔公司
发明人： V·加格 , A·瓦尔马 , K·西斯特拉 , N·古普塔 , N·S·巴里加尔 , S·王 , N·帕丽特 , T·卡姆 , A·普兰达雷 , U·古普塔 , S·陈 , D·沙皮拉 , S·文努戈帕尔 , S·舍姆杜帕蒂 , R·帕里克 , E·迪阿默 , P·桑帕斯 , P·K·坎杜拉 , Y·班萨尔 , D·穆拉 , M·图兰诺斯基 , S·哈克 , A·赫德里奇 , R·达斯
IPC分类号： G06F1/30
摘要： 分级功率管理(HPM)架构考虑了对功率管理控制器的缩放的限制、每个管芯处的自主性，并且向平台提供封装的统一视图。在最简单的层面上，HPM架构具有经由至少两个不同的通信结构进行通信的监管器和一个或多个受监管器功率管理单元(PMU)。每个PMU可以表现为特定域中的多个受监管器PMU的监管器。HPM解决了对包括一系列具有不同水平的功率和热管理的能力和需求的管芯的产品的这些需求。HPM作为统一的机制，可以跨越一系列不同能力和功能的管芯，这些管芯一起形成传统的片上系统(SoC)。HPM提供了对跨多样的管芯的集合的功率和热进行管理的基础。
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公开(公告)号：CN110199242A
公开(公告)日：2019-09-03
申请号：CN201780084195.4
申请日：2017-02-24
申请人： 英特尔公司
发明人： V·斯里尼瓦桑 , K·V·西斯拉 , C·D·高夫 , I·M·斯泰纳 , N·古普塔 , V·加格 , A·巴尔马 , S·A·沃拉 , D·P·莱内尔 , J·M·沙利文 , N·古鲁莫什 , W·J·鲍希尔 , V·拉马穆尔蒂 , C·麦克纳马拉 , J·J·布朗 , R·达斯
摘要： 处理设备包括多个处理核心；控制寄存器，控制寄存器与多个处理核心的第一处理核心相关联，以存储第一基本时钟频率值，第一处理核心以第一基本时钟频率值运行；以及功率管理电路，功率管理电路用于：接收包括第二基本时钟频率值的基本时钟频率请求；将第二基本时钟频率值存储在控制寄存器中，以引起第一处理核心以第二基本时钟频率值运行；以及在与功率管理电路相关联的硬件接口上暴露第二基本时钟频率值。
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公开(公告)号：CN110199242B
公开(公告)日：2023-08-29
申请号：CN201780084195.4
申请日：2017-02-24
申请人： 英特尔公司
发明人： V·斯里尼瓦桑 , K·V·西斯拉 , C·D·高夫 , I·M·斯泰纳 , N·古普塔 , V·加格 , A·巴尔马 , S·A·沃拉 , D·P·莱内尔 , J·M·沙利文 , N·古鲁莫什 , W·J·鲍希尔 , V·拉马穆尔蒂 , C·麦克纳马拉 , J·J·布朗 , R·达斯
摘要： 处理设备包括多个处理核心；控制寄存器，控制寄存器与多个处理核心的第一处理核心相关联，以存储第一基本时钟频率值，第一处理核心以第一基本时钟频率值运行；以及功率管理电路，功率管理电路用于：接收包括第二基本时钟频率值的基本时钟频率请求；将第二基本时钟频率值存储在控制寄存器中，以引起第一处理核心以第二基本时钟频率值运行；以及在与功率管理电路相关联的硬件接口上暴露第二基本时钟频率值。
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公开(公告)号：CN104025152B
公开(公告)日：2017-12-26
申请号：CN201280065043.7
申请日：2012-12-21
申请人： 英特尔公司
CPC分类号： G09G5/10 , G09G5/06 , G09G2320/029 , G09G2320/066 , H04N5/57 , H04N21/4318
摘要： 描述了包括用于至少部分地基于活动块区域中的单独的像素输入值以及基于多个对比度补偿函数，来生成加权的查找表的操作的系统、装置、制品和方法。可以至少部分地基于加权的查找表，针对活动区域的中心像素块，执行第二级补偿。
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