一种基于Vivado HLS的二维DOA估计方法

    公开(公告)号:CN110471041A

    公开(公告)日:2019-11-19

    申请号:CN201910656633.0

    申请日:2019-07-19

    IPC分类号: G01S7/41 G01S3/14

    摘要: 本发明公开了一种基于Vivado HLS的二维DOA估计方法,包括:步骤1:获取雷达回波信号并计算所述回波信号的自相关矩阵及所述自相关矩阵的逆矩阵;步骤2:根据所述回波信号和粗估计的精度要求得到空间点的初始导向矢量矩阵并预先存储;步骤3:根据所述自相关矩阵的逆矩阵和所述初始导向矢量矩阵对所述回波信号的方向进行估计以确定波达方向;步骤4:对步骤3进行优化得到相应的知识产权核;步骤5:在FPGA中调用所述知识产权核以完成二维DOA估计。本发明提供的二维DOA估计方法缩短了开发周期,提高了开发效率,提高了程序的可移植性,降低了系统的功耗。

    基于RFSoC芯片的雷达信号预处理方法

    公开(公告)号:CN110109074A

    公开(公告)日:2019-08-09

    申请号:CN201910313025.X

    申请日:2019-04-18

    IPC分类号: G01S7/41

    摘要: 本发明公开了一种基于RFSoC芯片的雷达信号预处理方法,主要解决现有雷达信号预处理系统开发周期长,硬件链路设计复杂,功耗大的问题。其实现步骤是:用雷达模拟回波器生成雷达模拟回波信号,并传输至RFSoC芯片的RF采样数据转换器输入端;在上位机中对RF数据转换器配置软件进行相关参数设置,实现RF采样数据转换器对雷达模拟回波信号直接RF采样;对采样后信号作下变频处理,并将下变频后的数据在RFSoC芯片的FPGA架构中进行脉冲压缩,完成雷达信号的预处理。本发明简化了雷达信号处理系统的结构,缩短开发周期,降低了雷达信号处理系统的功耗,可用于对雷达回波数据的采集和脉冲压缩。

    基于MicroBlaze的MIMO雷达回波生成方法

    公开(公告)号:CN110095761A

    公开(公告)日:2019-08-06

    申请号:CN201910404021.2

    申请日:2019-05-14

    IPC分类号: G01S7/40

    摘要: 本发明公开了一种基于MicroBlaze的MIMO雷达回波生成方法,主要解决现有技术MIMO雷达回波模拟信号生成系统实时性差及系统复杂的问题,其实现方案为:通过MicroBlaze软核调用软件工具开发包SDK模块配置雷达信号参数,产生MIMO雷达回波数据流;在FPGA内部对数据流进行数字正交下变频形成两路数据;将这两路数据作相位补偿并整合复用,并传递至多通道DAC芯片;在该芯片中对数据流进行数模转换,产生MIMO雷达回波模拟信号。本发明提高了数据传输稳定性,简化了系统复杂结构,提高了MIMO雷达回波信号生成的实时性,可用于包含FPGA和多通道DAC芯片组成的MIMO雷达回波模拟信号生成系统。

    一种基于FPGA的小型MIMO雷达主控机及其设计方法

    公开(公告)号:CN110082745A

    公开(公告)日:2019-08-02

    申请号:CN201910354247.6

    申请日:2019-04-29

    IPC分类号: G01S13/02 G01S7/02

    摘要: 本发明公开了一种基于FPGA的小型MIMO雷达主控机,包括设置于主控板上的时钟缓冲分发器、两个AD9516时钟芯片、两个ADC芯片、两个DAC芯片、FPGA芯片和时钟发生器CDCM6208。时钟缓冲分发器分别与两个AD9516和CDCM6208单向连接,一个AD9516分别与两个DAC芯片单向连接,另一个AD9516分别与两个ADC芯片单向连接;两个AD9516和CDCM6208还分别与FPGA单向连接,DAC/ADC芯片分别与FPGA双向连接;FPGA还单向连接有光纤收发模块、DDR3存储模块以及天线控制模块,并外接雷达控制台。还公开了一种基于FPGA的小型MIMO雷达主控机的设计方法。

    一种基于FPGA的小型MIMO雷达主控机及其设计方法

    公开(公告)号:CN110082745B

    公开(公告)日:2022-11-18

    申请号:CN201910354247.6

    申请日:2019-04-29

    IPC分类号: G01S13/02 G01S7/02

    摘要: 本发明公开了一种基于FPGA的小型MIMO雷达主控机,包括设置于主控板上的时钟缓冲分发器、两个AD9516时钟芯片、两个ADC芯片、两个DAC芯片、FPGA芯片和时钟发生器CDCM6208。时钟缓冲分发器分别与两个AD9516和CDCM6208单向连接,一个AD9516分别与两个DAC芯片单向连接,另一个AD9516分别与两个ADC芯片单向连接;两个AD9516和CDCM6208还分别与FPGA单向连接,DAC/ADC芯片分别与FPGA双向连接;FPGA还单向连接有光纤收发模块、DDR3存储模块以及天线控制模块,并外接雷达控制台。还公开了一种基于FPGA的小型MIMO雷达主控机的设计方法。

    一种基于Vivado HLS的二维DOA估计方法

    公开(公告)号:CN110471041B

    公开(公告)日:2021-05-07

    申请号:CN201910656633.0

    申请日:2019-07-19

    IPC分类号: G01S7/41 G01S3/14

    摘要: 本发明公开了一种基于Vivado HLS的二维DOA估计方法,包括:步骤1:获取雷达回波信号并计算所述回波信号的自相关矩阵及所述自相关矩阵的逆矩阵;步骤2:根据所述回波信号和粗估计的精度要求得到空间点的初始导向矢量矩阵并预先存储;步骤3:根据所述自相关矩阵的逆矩阵和所述初始导向矢量矩阵对所述回波信号的方向进行估计以确定波达方向;步骤4:对步骤3进行优化得到相应的知识产权核;步骤5:在FPGA中调用所述知识产权核以完成二维DOA估计。本发明提供的二维DOA估计方法缩短了开发周期,提高了开发效率,提高了程序的可移植性,降低了系统的功耗。

    基于FPGA和DDR3的SAR快速成像装置及方法

    公开(公告)号:CN110109115B

    公开(公告)日:2022-12-02

    申请号:CN201910385893.9

    申请日:2019-05-09

    IPC分类号: G01S13/90 G01S7/41

    摘要: 一种基于FPGA和DDR3的SAR快速成像装置及方法,最主要解决现有技术中SAR成像装置结构复杂,硬件实现资源较多,实现SAR成像算法中的转置操作时间较久,SAR成像速率慢的问题。其装置包括DDR3读写驱动模块、SAR成像算法模块、并行度划分模块、矩阵快速转置模块。其步骤包括:(1)得到SAR目标回波并行数据;(2)得到方位向数据;(3)对方位向数据进行转置操作;(4)获取方位向校正数据;(5)对方位向校正数据进行转置操作;(6)得到SAR图像。本发明具有结构简单,硬件实现资源少,快速获得SAR成像结果的优点,适用于各种SAR成像系统的实际应用中。

    基于FFT的脉间频率捷变雷达的目标速度估计方法

    公开(公告)号:CN111551925B

    公开(公告)日:2022-04-19

    申请号:CN202010433532.X

    申请日:2020-05-21

    IPC分类号: G01S13/58 G01S7/285 G01S7/41

    摘要: 本发明公开了一种基于FFT的脉间频率捷变雷达的目标速度估计方法,主要解决现有脉间频率捷变雷达进行目标速度估计时计算量大、耗时久的问题。其实现方案是:随机生成脉间频率捷变雷达的跳频频点;按生成的跳频频点顺序发射和接收脉间频率捷变雷达回波;通过正交下变频获得回波基带复信号;对基带复信号做脉冲压缩处理;根据雷达系统速度检测范围和检测精度生成速度补偿向量组;对脉冲压缩矩阵按列进行速度补偿处理;用基于FFT的方法选取最佳速度补偿结果;根据最佳速度补偿结果得到目标速度的估计。本发明相比现有的最大相关法大大减少了计算量、节省了硬件计算资源,提高了信号处理实时性,可应用于脉间频率捷变雷达目标检测。