公开(公告)号：CN118016530A

公开(公告)日：2024-05-10

申请号：CN202410144818.4

申请日：2024-02-01

申请人： 西安电子科技大学

发明人： 许晟瑞 ,  杨赫 ,  许钪 ,  卢灏 ,  陶鸿昌 ,  张涛 ,  张进成 ,  郝跃

IPC分类号： H01L21/335 ,  H01L29/201 ,  H01L29/20 ,  H01L21/02 ,  H01L21/04 ,  H01L21/265 ,  H01L21/268

摘要： 本发明公开了一种基于SiC衬底上诱导成核的AlGaN/GaN异质结制备方法。主要解决现有技术位错密度高，晶体质量差的问题。其实现方案是：先在SiC衬底上进行C离子注入，并清洗和烘干；对清洗和烘干后的SiC衬底采用脉冲激光退火，减少晶格损伤；再外延高温AlN成核层，用ALD技术在高温AlN成核层上沉积ALD AlN成核层，再依次沉积GaN缓冲层、InGaN背势垒层、GaN沟道层、AlGaN势垒层、GaN帽层，完成AlGaN/GaN异质结制备。本发明通过对SiC衬底的离子注入和脉冲激光退火，使衬底表面形成更多的悬挂键进行诱导成核，降低位错密度，提高AlGaN/GaN异质结质量，可用于GaN基功率器件。

公开(公告)号：CN116565006A

公开(公告)日：2023-08-08

申请号：CN202310390161.5

申请日：2023-04-12

申请人： 西安电子科技大学

发明人： 许晟瑞 ,  杨赫 ,  卢灏 ,  许钪 ,  刘旭 ,  徐爽 ,  张涛 ,  张进成 ,  郝跃

IPC分类号： H01L29/20 ,  H01L29/06 ,  H01L27/092 ,  H01L21/8238 ,  H01L29/205

摘要： 本发明公开了一种GaAs基P沟道增强型CMOS器件，包括：GaAs缓冲层叠加在衬底上；未掺杂GaAs层叠加在GaAs缓冲层上；未掺杂GaN层叠加在未掺杂GaAs层上位于隔离区的一侧；AlGaN势垒层叠加在未掺杂GaN层上；p‑GaN层叠加在AlGaN势垒层的中间；第一源电极和第一漏电极分别位于p‑GaN层的两侧；第一栅电极叠加在p‑GaN层上；n‑GaAs层位于隔离区的另一侧；n‑GaAs层有两个P掺杂区；第二源电极和第二漏电极分别叠加在两个P掺杂区上；栅介质层位于两个P掺杂区之间且叠加在n‑GaAs层上；第二栅电极，叠加在栅介质层之上。本发明极大地提升了载流子浓度，改善了器件性能。

公开(公告)号：CN118039478A

公开(公告)日：2024-05-14

申请号：CN202410130046.9

申请日：2024-01-30

申请人： 西安电子科技大学

发明人： 许晟瑞 ,  杨赫 ,  路博文 ,  荣晓燃 ,  许钪 ,  陶鸿昌 ,  张涛 ,  张进成 ,  郝跃

IPC分类号： H01L21/335 ,  H01L21/02 ,  H01L29/778

摘要： 本发明涉及一种基于蓝宝石衬底的GaN器件及其制备方法，其中，制备方法包括以下步骤：S1：在蓝宝石材料上通过金属自掩膜工艺形成金属掩膜，并进行B离子注入，离子注入结束后去除所述金属掩膜，得到衬底层；S2：在所述衬底层上制备AlN成核层；S3：在所述AlN成核层上制备缓冲层；S4：在所述缓冲层上制备自下而上依次设置的若干异质结结构；S5：在所述若干异质结结构上制备GaN帽层。本发明通过在蓝宝石材料上进行B离子注入得到衬底层，能够在衬底层上提供更高密度的悬挂键，使得在生长AlN成核层的过程中高质量的诱导成核占据主导地位，从而提高AlN成核层的晶体质量，进而提高GaN器件的晶体质量。

公开(公告)号：CN118299250A

公开(公告)日：2024-07-05

申请号：CN202410344305.8

申请日：2024-03-25

申请人： 西安电子科技大学

发明人： 许晟瑞 ,  许钪 ,  陶鸿昌 ,  刘劭珂 ,  贾敬宇 ,  张涛 ,  张进成 ,  郝跃

IPC分类号： H01L21/02 ,  C30B29/40 ,  H01L29/778

摘要： 本发明涉及一种基于纳米针预处理的AlGaN/GaN异质结及制备方法，其中，首先对衬底进行纳米针预处理，用来制备高性能AlGaN/GaN异质结，衬底的纳米针预处理方法包括步骤：提供纳米针模板，纳米针模板表面具有周期性排列的纳米针阵列；将纳米针阵列与衬底表面相对，并施加压力直至纳米针模板与衬底表面重合，分离纳米针模板和衬底，得到表面具有周期性排列的凹坑阵列的衬底。本发明在衬底的表面形成周期性排列的凹坑阵列，不仅对衬底的损伤较小，而且这些凹坑能够使得外延材料在三维生长模式下生长，同时凹坑周围具有表面悬挂键，能增加有机源在凹坑处的粘附性，精确控制外延层成核点的密度，降低了衬底上异质外延层的位错密度，从而提高衬底上外延层的质量。

公开(公告)号：CN118173438A

公开(公告)日：2024-06-11

申请号：CN202410144816.5

申请日：2024-02-01

申请人： 西安电子科技大学

发明人： 许晟瑞 ,  许钪 ,  陶鸿昌 ,  苏华科 ,  贾敬宇 ,  刘劭珂 ,  张涛 ,  张进成 ,  郝跃

IPC分类号： H01L21/265 ,  H01L21/02 ,  C30B25/18 ,  C30B29/40

摘要： 本发明公开了一种基于具有介质缓冲层保护Si衬底的GaN材料制备方法。主要解决现有技术进行离子注入会对Si衬底造成较大晶格损伤及GaN异质外延存在位错密度较高的问题。其实现方案是：在清洗后的Si(111)衬底上沉积一层Si3N4缓冲层；在该缓冲层上进行离子注入，使衬底表面形成注入坑阵列；再去除Si3N4缓冲层及衬底表面残留离子；最后依次进行LT‑AlN成核层、HT‑AlN层、AlGaN缓冲层、GaN外延层的外延生长，完成材料制备。本发明通过Si3N4缓冲层及Si衬底表面的注入坑，能降低Si衬底的表面损伤，减小材料的位错密度，提升GaN外延层质量，可用于制备高性能的GaN基电力电子器件及光电器件。