-
公开(公告)号：CN102414671A
公开(公告)日：2012-04-11
申请号：CN201080018676.3
申请日：2010-04-26
申请人： 超威半导体公司 , ATI科技无限责任公司
IPC分类号： G06F13/16
CPC分类号： G06F13/161
摘要： 分级内存请求流仲裁技术合并来自多内存请求源(204、206、208、216)的连贯内存请求流，并根据来自非连贯内存请求流的请求仲裁合并的连贯内存请求流。在本发明的至少一个实施方式中，从多个内存请求流产生合并的内存请求流(316)的方法包括将连贯内存请求合并到第一串行内存请求流。该方法包括通过内存控制器电路(213、302)从至少所述第一串行内存请求流和合并的非连贯请求流中选择以置于合并的内存请求流中的内存请求。所述合并的非连贯内存请求流至少部分地基于选择以置于合并的内存请求流(334)中的在先内存请求的指示器。
-
公开(公告)号：CN102414671B
公开(公告)日：2015-05-27
申请号：CN201080018676.3
申请日：2010-04-26
申请人： 超威半导体公司 , ATI科技无限责任公司
IPC分类号： G06F13/16
CPC分类号： G06F13/161
摘要： 分级内存请求流仲裁技术合并来自多内存请求源(204、206、208、216)的连贯内存请求流，并根据来自非连贯内存请求流的请求仲裁合并的连贯内存请求流。在本发明的至少一个实施方式中，从多个内存请求流产生合并的内存请求流(316)的方法包括将连贯内存请求合并到第一串行内存请求流。该方法包括通过内存控制器电路(213、302)从至少所述第一串行内存请求流和合并的非连贯请求流中选择以置于合并的内存请求流中的内存请求。所述合并的非连贯内存请求流至少部分地基于选择以置于合并的内存请求流(334)中的在先内存请求的指示器。
-
公开(公告)号：CN116324730A
公开(公告)日：2023-06-23
申请号：CN202180065326.0
申请日：2021-07-23
申请人： 超威半导体公司
IPC分类号： G06F11/10
摘要： 本发明公开了用于实现针对可靠低电压高速缓存操作的掩蔽故障检测的系统、装置和方法。处理器包括可在相对低的电压电平下操作以节省功率的高速缓存。然而，在低电压电平下，该高速缓存更可能遭受位错误。为了减轻在低电压电平下高速缓存行中发生的这些位错误，高速缓存采用在实际软件应用程序对数据进行运行时访问期间揭示掩蔽故障的策略。例如，在对给定高速缓存行的第一读取时，反转该给定高速缓存行的数据并且将其写回到相同数据阵列条目。另外，针对反转数据重新生成错误校正位。在对该给定高速缓存行的第二读取时，如果该给定高速缓存行的故障总体改变，则更新该给定高速缓存行的错误保护等级。
-
公开(公告)号：CN116670652A
公开(公告)日：2023-08-29
申请号：CN202180085623.1
申请日：2021-12-21
申请人： 超威半导体公司
IPC分类号： G06F11/10
摘要： 公开了在远程执行设备中提供基于主机的错误检测能力。远程执行设备执行修改存储在存储器中的数据块的主机卸载操作。本地生成所修改的数据块的元数据，使得该本地元数据生成仿真基于主机的元数据生成。利用该数据块的所修改部分的该本地生成的元数据来更新该数据块的所存储的元数据。当该主机使用所更新的元数据对所修改的数据块执行完整性检查时，该主机不在由该主机生成的元数据和在该远程执行设备中生成的元数据之间进行区分。
-
公开(公告)号：CN102934046A
公开(公告)日：2013-02-13
申请号：CN201180028667.7
申请日：2011-05-10
申请人： 超威半导体公司
CPC分类号： G06F1/3275 , G06F1/3203 , G06F1/324 , G06F1/3296 , G06F12/0864 , G06F2212/1028 , Y02D10/126 , Y02D10/13 , Y02D10/14 , Y02D10/172
摘要： 公开一种动态地控制高速缓存大小的方法和装置。在一个实施方案中，一种方法包括将处理器的工作点从第一工作点改变为第二工作点；以及响应于改变所述工作点而从高速缓冲存储器的一个或多个通道中选择性地移除功率。所述方法进一步包括在从高速缓冲存储器的一个或多个通道中移除功率之后，处理处理器中的一个或多个指令，其中所述处理包括访问未移除功率的高速缓冲存储器的一个或多个通道。
-
公开(公告)号：CN102483646A
公开(公告)日：2012-05-30
申请号：CN201080033576.8
申请日：2010-07-23
申请人： 超威半导体公司
发明人： 塞巴斯蒂安·努斯鲍姆 , 亚历山大·布兰欧威 , 约翰·卡拉马丁纳斯
IPC分类号： G06F1/32
CPC分类号： G06F1/3203 , G06F1/324 , G06F1/3296 , Y02D10/126 , Y02D10/172
摘要： 根据一个或多个计算单元的有比其它计算单元更高的性能灵敏度的性能而选择性地改变计算机系统的一个或多个计算单元。
-
公开(公告)号：CN118679457A
公开(公告)日：2024-09-20
申请号：CN202280086753.1
申请日：2022-12-14
申请人： 超威半导体公司
发明人： 贾格迪什·B·科特拉 , 约翰·卡拉马丁纳斯 , 靖子·埃克特 , 金永海
摘要： 公开了利用存储器中处理(PIM)资源来加速在主机上执行的非PIM指令。在一个具体实施中，存储器控制器识别用以将第一数据写入到第一存储器位置的第一写入指令，其中第一写入指令不是存储器中处理(PIM)指令。存储器控制器接着将第一数据写入到第一PIM寄存器。适时地，存储器控制器将第一数据从第一PIM寄存器移动到第一存储器位置。在另一个具体实施中，存储器控制器识别与第一读取指令相关联的第一存储器位置，其中所述第一读取指令不是存储器中处理(PIM)指令。存储器控制器识别PIM寄存器与第一存储器位置相关联。存储器控制器接着响应于第一读取指令而从PIM寄存器读取第一数据。
-
公开(公告)号：CN118414598A
公开(公告)日：2024-07-30
申请号：CN202280083976.2
申请日：2022-12-01
申请人： 超威半导体公司
IPC分类号： G06F3/06 , G11C8/12 , G06F12/1009
摘要： 提供了一种用于在存储器控制器处管理PIM命令和非PIM命令的方法。存储器控制器将PIM命令和非PIM命令入队，并且基于各种选择标准来选择要处理的下一个命令。该存储器控制器维护并使用页表来针对下一个存储器命令，无论是PIM命令还是非PIM命令，正确地配置存储器元件，诸如存储器模块中的存储体。该页表跟踪存储器元件的截至所发出的最近的存储器命令的状态。该页表包括“全部存储体”条目，该条目指示在处理最近的PIM命令之后的存储体的状态。例如，全部存储体条目指示是否全部的存储体都具有打开的行，并且如果是，则针对全部的存储体指定该打开的行。
-
公开(公告)号：CN114341819B
公开(公告)日：2023-07-14
申请号：CN202080062394.7
申请日：2020-08-19
申请人： 超威半导体公司
IPC分类号： G06F12/0864 , G06F12/0886 , G06F12/0895 , H03M7/30
摘要： 公开了用于实现用于高速缓存的弹性字典共享技术的系统、设备和方法。集合关联高速缓存包括用于每个数据阵列集合的字典。当要在高速缓存中分配高速缓存行时，高速缓存控制器确定高速缓存行地址的基本索引映射到哪个集合。然后，选择器单元确定由与该集合相邻的那些集合存储的一组字典中的哪个字典对于高速缓存行将实现最大压缩。然后选择该字典来压缩高速缓存行。将偏移添加到高速缓存行的基本索引以生成完整索引以便将高速缓存行映射到与该选定字典相对应的集合。压缩的高速缓存行与选定字典一起存储在该集合中，并且偏移存储在对应的标签阵列条目中。
-
公开(公告)号：CN113227969A
公开(公告)日：2021-08-06
申请号：CN202080007266.2
申请日：2020-03-27
申请人： 超威半导体公司
发明人： 约翰·卡拉马丁纳斯 , 直下进 , 克里斯南·V·拉马尼 , 斯科特·托马斯·宾汉
IPC分类号： G06F9/30
摘要： 一种用于推测性地执行加载依赖性指令的技术包括检测对于完成的加载指令而言，存储器排序一致性队列已满。所述技术还包括当所述存储器排序一致性队列已满时，将由所述完成的加载指令加载的数据存储至用于存储数据的存储位置中。所述技术还包括推测性地执行依赖于所述完成的加载指令的指令。所述技术还包括响应于时隙在所述存储器排序一致性队列中变得可用，重放所述加载指令。所述技术还包括响应于接收到用于所述重放加载指令的加载数据，通过比较用于所述重放加载指令的所述加载数据与存储在所述存储位置中的由所述完成的加载指令加载的所述数据来测试数据的错误推测。
-
-
-
-
-
-
-
-
-
搜索结果
25 条记录 (耗时 0.038 秒)
