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    电子系统中的高频信号观测
    1.
    发明公开
    电子系统中的高频信号观测 无效

    公开(公告)号：CN107407710A

    公开(公告)日：2017-11-28

    申请号：CN201680012871.2

    申请日：2016-02-05

    申请人： 高通股份有限公司

    发明人： C·E·怀恩米勒 ,  J·R·博耶特 ,  R·C·迪恩斯

    IPC分类号： G01R31/317 ,  G06F13/40 ,  G06F13/42

    CPC分类号： G06F13/4282 ,  G01R31/31705 ,  G06F13/4027

    摘要： 本详细描述中所公开的各方面包括电子系统中的高频信号观测。就此而言，在电子系统中提供了一种高频信号观测电路以实现高频信号观测。在一方面，该高频信号观测电路包括观测信号选择电路。该观测信号选择电路可编程地被控制以在从该电子系统接收的多个电子输入信号(例如，控制信号)之中选择观测信号。在另一方面，该高频信号观测电路被配置成：利用围绕该电子系统中的串行化器/解串器(SerDes)逻辑来布线的旁路数据路径来输出观测信号以供观测。通过可编程地选择观测信号并经由所述旁路数据路径来输出该观测信号，有可能在电子系统中的任何高频信号(例如，高频时钟信号)中最小化延迟和/或降级的情况下准确地检查该高频信号。

    用于通用串行总线（USB）系统的功率节省系统和方法
    4.
    发明公开
    用于通用串行总线（USB）系统的功率节省系统和方法 有权

    公开(公告)号：CN109074146A

    公开(公告)日：2018-12-21

    申请号：CN201780028422.1

    申请日：2017-04-13

    申请人： 高通股份有限公司

    发明人： C·E·怀恩米勒 ,  J·R·博耶特 ,  R·C·迪恩斯 ,  Z·朱

    IPC分类号： G06F1/32

    摘要： 公开了用于通用串行总线(USB)系统的功率节省系统和方法。当USB物理层(PHY)进入U3低功率状态时，不仅正常元件被断电，而且USB PHY内与检测低频周期性信号(LFPS)唤醒信号相关联的电路也被断电。USB PHY仍然接收低速参考时钟信号，并且USB PHY内的中速时钟在低速参考时钟信号的每个周期被激活一次。中速时钟激活信号检测电路并采样用于LFPS的线路。如果没有检测到LFPS，则信号检测电路和中速时钟返回到低功率，直到低速参考时钟信号的下一个周期。如果检测到LFPS，则USB PHY返回到U0活跃功率状态。

    用于多端口物理层(PHY)的锁相环(PLL)的共享控制
    5.
    发明授权
    用于多端口物理层(PHY)的锁相环(PLL)的共享控制 失效

    公开(公告)号：CN107408092B

    公开(公告)日：2020-04-17

    申请号：CN201680018911.4

    申请日：2016-03-02

    申请人： 高通股份有限公司

    发明人： C·E·怀恩米勒 ,  D·巴拉什 ,  R·C·迪恩斯 ,  M·W·维拉斯

    IPC分类号： G06F13/372 ,  G06F13/40 ,  G06F13/42 ,  G06F1/32

    摘要： 公开了用于多端口物理层(PHY)的锁相环(PLL)的共享控制的方法和系统。在一个方面，仲裁逻辑电路被耦合至共享锁相环(PLL)的多端口PHY的各端口。在接收到所共享PLL要被重置的指示之际，该仲裁逻辑电路命令共享该PLL的各端口进入对所共享PLL的任何重置在它们的操作中将具有最小或没有影响的状态。以此方式，包括多端口PHY的集成电路(IC)可被配置有仅一个PLL和相关联时钟生成逻辑以为其端口中的一些或全部端口提供时钟信号，从而减小其半导体面积和功耗。此外，多端口PHY的各端口可以彼此独立地操作，从而消除与具有所共享PLL相关联的任何配置和/或互操作性问题。

    用于多端口物理层(PHY)的锁相环(PLL)的共享控制
    6.
    发明公开
    用于多端口物理层(PHY)的锁相环(PLL)的共享控制 失效

    公开(公告)号：CN107408092A

    公开(公告)日：2017-11-28

    申请号：CN201680018911.4

    申请日：2016-03-02

    申请人： 高通股份有限公司

    发明人： C·E·怀恩米勒 ,  D·巴拉什 ,  R·C·迪恩斯 ,  M·W·维拉斯

    IPC分类号： G06F13/372 ,  G06F13/40 ,  G06F13/42 ,  G06F1/32

    摘要： 公开了用于多端口物理层(PHY)的锁相环(PLL)的共享控制的方法和系统。在一个方面，仲裁逻辑电路被耦合至共享锁相环(PLL)的多端口PHY的各端口。在接收到所共享PLL要被重置的指示之际，该仲裁逻辑电路命令共享该PLL的各端口进入对所共享PLL的任何重置在它们的操作中将具有最小或没有影响的状态。以此方式，包括多端口PHY的集成电路(IC)可被配置有仅一个PLL和相关联时钟生成逻辑以为其端口中的一些或全部端口提供时钟信号，从而减小其半导体面积和功耗。此外，多端口PHY的各端口可以彼此独立地操作，从而消除与具有所共享PLL相关联的任何配置和/或互操作性问题。