公开(公告)号：CN107894722A

公开(公告)日：2018-04-10

申请号：CN201710420111.1

申请日：2017-06-06

申请人： 三星电子株式会社

发明人： 禹炯日

IPC分类号： G05B19/042

CPC分类号： G06F11/3656 ,  G01R31/31705 ,  G01R31/3177 ,  G06F11/16 ,  G06F11/362 ,  G06F21/74 ,  G05B19/042

摘要： 一种集成电路(IC)包含多个知识产权件(IP)，所述多个知识产权件中的每一个包含测试逻辑。第一存储器控制器在第一操作模式中将从所述多个知识产权件中的至少一个接收的用户数据提供到第一存储器。扫描器在第二操作模式中从所述多个知识产权件的所述测试逻辑搜集调试数据。并且，第二存储器控制器在所述第二操作模式中从所述扫描器接收所述调试数据并且将所述调试数据提供到所述第一存储器。所述集成电路在操作缺陷发生时可在不使用外部设备的情况下搜集用于检测错误发生区域并且校正错误的调试数据，并且存储所述调试数据。

公开(公告)号：CN104797948B

公开(公告)日：2017-08-08

申请号：CN201380060064.4

申请日：2013-11-08

申请人： 泰拉丁公司

发明人： 马克·鲁本·哈特纳 ,  约翰·F·罗

IPC分类号： G01R31/28 ,  G06F9/455

CPC分类号： G06F11/2733 ,  G01R31/31705 ,  G01R31/31707 ,  G01R31/319 ,  G06F11/2294 ,  G06F11/263 ,  G06F11/362

摘要： 本发明公开了测试系统，所述测试系统使得能够使用本机客户代码对被测器件(DUT)进行实时交互式调试。转换模块可将对应于用户输入的调试命令实时格式化为能够由测试仪中的仪器识别的格式。所述用户输入可为以高级编程语言编写的测试程序或测试指令。所述转换模块可将所述用户的调试命令转换为较低级测试仪器命令，所述测试仪可基于所述较低级测试仪器命令来将控制信号施加到所述DUT中的处理器，以测试所述DUT的子系统。所述测试的结果可被提供到所述转换模块，所述转换模块可实时格式化另一个调试命令或将所述结果的指示提供给所述用户。所述转换模块可因此使得用户能够以交互方式进行单步调试并且修改本机客户代码，以调试DUT。

公开(公告)号：CN104021050B

公开(公告)日：2017-02-15

申请号：CN201410189093.7

申请日：2014-05-07

申请人： 英业达科技有限公司 ,  英业达股份有限公司

发明人： 张松

IPC分类号： G06F11/07

CPC分类号： G06F11/07 ,  G01R31/31705 ,  G06F11/263 ,  G06F11/2733

摘要： 本发明揭示一种服务器，包含：一系统单芯片的硬件除错测试接口、一第一连接器、一第二连接器以及基板管理控制器。系统单芯片的硬件除错测试接口具有多个接脚，用于输出一硬件除错测试信号。第一连接器为一基板管理控制器的编程连接器。其中此些接脚的一部分耦接第一连接器，此些接脚的其余部分耦接第二连接器，以传输硬件除错测试信号至一除错装置进行除错。

公开(公告)号：CN106133737A

公开(公告)日：2016-11-16

申请号：CN201580016669.2

申请日：2015-03-31

申请人： 高通股份有限公司

发明人： 伊万·休·麦克莱恩

IPC分类号： G06F21/33 ,  H04L29/06 ,  G01R31/317

CPC分类号： H04L9/3263 ,  G01R31/31705 ,  G01R31/31719 ,  G06F21/335 ,  H04L9/30 ,  H04L63/0807

摘要： 可在例如芯片上系统SoC装置等集成电路中安全地重新启用被停用的除错能力。在方法中，所述集成电路接收除错重新启用消息。所述除错重新启用消息包含通过私用密钥签署的除错重新启用令牌。所述除错重新启用令牌是基于所述集成电路的序列号和对称密钥的第一副本。使用对应于所述私用密钥的公共密钥证实所述除错重新启用令牌。使用所述集成电路的所述序列号且使用存储在所述集成电路的单次可编程OTP存储器中的所述对称密钥的第二副本产生比较令牌。所述集成电路将所述除错重新启用令牌和所述比较令牌进行比较。在所述除错重新启用令牌匹配于所述比较令牌的情况下在所述集成电路中重新启用所述被停用的除错能力。

公开(公告)号：CN103809499A

公开(公告)日：2014-05-21

申请号：CN201210546468.1

申请日：2012-12-14

申请人： 财团法人资讯工业策进会

发明人： 高志强 ,  颜均泰 ,  刘奕麟 ,  林志杰 ,  杨仁达 ,  邱宏升 ,  洪毓祥

IPC分类号： G05B19/048 ,  G05B19/05

CPC分类号： G01R31/31705 ,  G05B19/00 ,  G05B19/058 ,  G06F11/36

摘要： 本发明实施例公开了一种远端监控系统，用以远端监控一机器的PLC程序执行状态，包括一储存模块、一参数采集模块以及一监控模块。储存模块储存对应机器的PLC原始程序的梯形图信息，梯形图信息包括一梯形图的一PLC地址关联信息、多个逻辑开关及其对应采集命令，PLC地址关联信息表示逻辑开关位于梯形图上的关联性。参数采集模块通过采集命令，自机器上采集参数数据。监控模块依据逻辑开关、参数数据以及PLC地址关联信息，产生状态梯形图，以显示机器在执行PLC原始程序时对应梯形图的每一逻辑开关的参数数据。

公开(公告)号：CN1399724B

公开(公告)日：2010-04-28

申请号：CN00816276.X

申请日：2000-02-07

申请人： 明导公司

发明人： F·雷布勒夫斯基 ,  O·勒帕佩

IPC分类号： G01R31/3185 ,  G06F11/26

CPC分类号： G06F11/261 ,  G01R31/31705 ,  G01R31/318516 ,  G01R31/318552 ,  H03K19/17728 ,  H03K19/17764

摘要： 一种集成电路，包括多个逻辑元件(LE)和一个部分扫描寄存器，每个逻辑元件具有多个输出。使多个LE工作通过根据相应地加给LE的多个输入信号产生多个输出信号。部分扫描寄存器可被重构连接到所选的几个LE。这样，当被启动时，部分扫描寄存器可工作以在扫描总线上捕捉和输出在工作时钟的一个特定时钟周期内由所选LE仿真的电路元件的信号状态值的记录，其中部分扫描寄存器通过利用与工作时钟成适当比例的扫描时钟而被启动。

公开(公告)号：CN1605058A

公开(公告)日：2005-04-06

申请号：CN02825008.7

申请日：2002-10-12

申请人： 捷豹逻辑股份有限公司

发明人： D·王

IPC分类号： G06F7/38 ,  G06F15/76 ,  G01R31/28

CPC分类号： G01R31/318519 ,  G01R31/31705

摘要： 为“字段可编程门阵列”(FPGA)核心介绍一种接口结构，由此，FPGA核心(12)可以被嵌入集成电路，并可以容易地加以配置和测试，而无需关于该FPGA核心的详细的知识。被耦合到该FPGA核心的微控制器(16)具有一般指令集，该指令集提供对该FPGA核心内的所有资源的访问。这样，依据来自主机接口(20)的指令，允许为该FPGA核心执行高级服务(例如，配置装载、配置监控、内置自检、故障分析和调试器支持)。主机接口(20)(它为(例如)该微控制器修改来自处理器单元(10)的这些指令)提供可适应的缓冲器单元，以允许该FPGA核心被容易地嵌入不同的集成电路。

公开(公告)号：CN1387247A

公开(公告)日：2002-12-25

申请号：CN02120056.4

申请日：2002-05-17

申请人： 索尼电脑娱乐公司

发明人： 菅原彰彦

IPC分类号： H01L21/66 ,  H01L21/00 ,  G01R31/28 ,  H01L27/02 ,  G06F11/00 ,  G06K5/00

CPC分类号： G01R31/31705

摘要： 采用多个结构与受到调试的LSI(大规模集成电路)相同的半导体集成电路,以此,分别从处于相同工作条件下的这些集成电路中采集不同的内部信号,其中根据所采集的内部信号来分析LSI的工作。通过这样做,就不需要添加LSI的输出端子或者每隔一段时间就切换从输出端子输出的内部信号。这实现了以低成本和简单配置来调试整个LSI。

公开(公告)号：CN106233212A

公开(公告)日：2016-12-14

申请号：CN201580004167.8

申请日：2015-01-28

申请人： 三菱电机株式会社

发明人： 奥山卓美 ,  坂本直聪

IPC分类号： G05B19/05

CPC分类号： G05B19/054 ,  G01R31/31705 ,  G05B19/0428 ,  G05B2219/23283 ,  H03K19/17728 ,  H03K19/17748

摘要： 智能功能单元(110)具有：输入选择器模拟输入信号中的哪个作为输入信号；输出选择器(133)，其选择是否将输出信号向第2控制设备输出；以及运算部(122)，其使设定了多个通用电路模块的组合以及使用顺序的输入输出控制部(123)单步地对输入信号进行处理而将输出信号向工程设计工具发送，或者使设定了多个通用电路模块的组合以及使用顺序的输入输出控制部(123)以大于或等于2步的设定期间连续地对输入信号进行处理，将每步的输出信号储存于日志记录部(140)，将日志记录部(140)所储存的与设定期间对应量的输出信号向工程设计工具发送。(131)，其选择将实际输入信号以及预先创建的

公开(公告)号：CN103499786A

公开(公告)日：2014-01-08

申请号：CN201310364330.4

申请日：2010-08-13

申请人： 英特尔公司

发明人： T·C·钟 ,  J·G·山德里 ,  K·P·格里塞尔 ,  L·R·博格

IPC分类号： G01R31/3177 ,  G06F13/14

CPC分类号： G01R31/3177 ,  G01R31/31705 ,  G01R31/318511 ,  G01R31/318513 ,  G01R31/319 ,  G06F11/079 ,  G06F11/25 ,  G06F11/3003 ,  G06F11/3089 ,  G06F11/364 ,  G06F11/3648

摘要： 本发明涉及用于半导体管芯的管芯上逻辑分析器。在一个实施例中，本发明包括诸如片上系统（SoC）的半导体管芯，其包括具有内建跟踪缓冲器的逻辑分析器，以便存储管芯上代理之间高速传送的信息，并且以较低的速度将所述信息提供至管芯外代理。描述了其它实施例并且主张其权利。