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公开(公告)号：CN118798286A
公开(公告)日：2024-10-18
申请号：CN202411268109.3
申请日：2024-09-11
申请人： 中电科申泰信息科技有限公司
IPC分类号： G06N3/063 , G06N3/0464
摘要： 本发明公开一种卷积硬件加速方法与硬件加速电路，属于卷积神经网络和芯片设计领域。根据卷积运算在两个方向上的步长将权重立方体和特征数据立方体分成多个子块，每个子块的宽和高与卷积核在两个方向上的步长相等；对每个子块内的数据块进行第一次重新排列和第二次重新排列；根据乘加单元数量，将重排后数据矩阵和权重矩阵沿通道方向分块，得到多个子矩阵；对每个子矩阵分别执行卷积运算，得到多个部分和矩阵；将多个部分和矩阵对应位置元素进行累加，得到卷积运算结果。本发明提高了卷积阵列中乘加器的利用率，并减少了计算次数，提高卷积计算效率和速度；可以节约存储模块的存储资源，节省卷积运算时的数据读取带宽。
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公开(公告)号：CN118093056B
公开(公告)日：2024-07-02
申请号：CN202410494043.3
申请日：2024-04-24
申请人： 中电科申泰信息科技有限公司
IPC分类号： G06F9/445
摘要： 本发明涉及一级启动程序技术领域，特别涉及一种采用自调整启动介质技术的一级启动程序启动方法。包括如下步骤：芯片复位后，一级启动程序根据芯片的两个启动模式管脚的电平值执行相应的启动流程，即加载介质一内程序、加载介质二内程序或执行其他流程；根据介质一或介质二内程序的加载结果，一级启动程序通过启动模式配置电路自动调整启动模式管脚的电平值；芯片再次复位后，一级启动程序按上述逻辑，根据启动模式管脚的电平值执行相应的启动流程。本发明以解决介质一内程序加载失败引起的系统功能丧失或系统整体启动速度变慢的问题。
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公开(公告)号：CN114489821B
公开(公告)日：2024-06-07
申请号：CN202210086735.5
申请日：2022-01-25
申请人： 中电科申泰信息科技有限公司
IPC分类号： G06F9/4401 , G06F9/445
摘要： 本发明公开一种基于U‑Boot的多核处理器一级启动方法，属于控制系统领域，在处理器芯片内部bootrom程序无法启动时，运行该一级启动程序使得处理器芯片能够正常工作；该多核处理器一级启动程序系统的镜像文件存储于外部静态存储介质中，其功能包括：DDR3内存初始化，用以完成第二级启动程序和操作系统运行环境介质的准备；处理器串口模块初始化，用以打印处理器上电解复位后启动过程中的关键信息；处理器指令跳转控制，实现处理器跳转到不同的存储介质处执行预定程序码；多核处理器启动处理，完成多核间启动流程控制；不同存储介质间的镜像文件搬移功能，以实现可执行程序镜像文件在不同存储介质间执行。
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公开(公告)号：CN117687928B
公开(公告)日：2024-04-19
申请号：CN202410117705.5
申请日：2024-01-29
申请人： 中电科申泰信息科技有限公司
IPC分类号： G06F11/36 , G06F9/54 , G06F11/30 , G06F12/02 , G06F12/0811 , G06F12/0877
摘要： 本发明涉及芯片验证技术领域，特别涉及一种基于UVM的多处理器芯粒缓存一致性验证模组及方法。验证模组包含核心激励生成单元、外设访存激励生成单元、待测核心子系统、待测内存一致性管理模块、内存一致性监听单元和日志生成器；核心激励生成单元为待测核心子系统提供激励；外设访存激励生成单元模拟高速设备访问内存的行为；核心子系统监听单元内置核心缓存一致性模型产生合法的一致性行为，并与待测核心子系统一致性行为进行比较。本发明具有可配置性、可扩展性，方便构建不同规模的多处理器芯粒系统的缓存一致性验证环境，能够灵活的适配处理器系统内的待测单元。
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公开(公告)号：CN117649259A
公开(公告)日：2024-03-05
申请号：CN202311581881.6
申请日：2023-11-24
申请人： 中电科申泰信息科技有限公司
IPC分类号： G06Q30/0202 , G06F18/23213 , G06F18/214
摘要： 本发明涉及一种基于聚类的混合客户流失预测方法；该方法主要包括三个阶段：客户特征转换阶段、客户群体分割阶段与并行预测阶段。在特征转换阶段中，首先将客户原始特征输入多层感知机中训练，依靠神经网络的非线性表征能力生成低维的隐式特征向量。然后，在多层感知机收敛至最优值时提取隐藏层中的特征向量。最后使用隐式特征向量替代原始的客户特征。在客户群体分割阶段中，首先使用k‑means算法进行单个特征的聚类并输出聚类中心，然后使用该特征的聚类中心替换原有特征值，最后再进行多特征的客户聚类。在并行预测阶段中，首先针对不同客户群体进行数据分析，然后根据不同的特点来构建不同的预测模型，最后将预测结果进行整合并输出。
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公开(公告)号：CN117149781B
公开(公告)日：2024-02-13
申请号：CN202311435178.4
申请日：2023-11-01
申请人： 中电科申泰信息科技有限公司
IPC分类号： G06F16/22 , G06F3/06 , G06F16/2455 , G06F16/2458
摘要： 本发明涉及集成电路数字IC技术领域，特别涉及一种组相联自适应扩展的缓存架构及其访问处理方法。建立在传统Cache架构的基础上，还包括：扩展标志项extFlag、扩展状态项extState、扩展索引项extIndex以及组访问统计模块setAccessStats；在当前缓存组Set A访问缺失时，利用组访问统计模块setAccessStats获取可用于扩展的缓存组Set B的索引号Index B。本发明动态地利用非活跃缓存组扩展当前已满缓存组的存储容量，降低缓存组的冲突缺失，提升系统性能。
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公开(公告)号：CN114637539B
公开(公告)日：2024-02-13
申请号：CN202210180963.9
申请日：2022-02-25
申请人： 中电科申泰信息科技有限公司
IPC分类号： G06F9/4401 , G06F13/42
摘要： 本发明涉及一种核心安全启动平台及方法，所述核心安全启动平台包括SPI Master模块、SPBU模块、ASP核心模块，所述SPBU模块从SPI Flash中读取配置信息进行配置，根据主状态机的状态跳转完成PLL升频、时钟切换、存储器自测试、安全评估状态，通过BIST模块完成芯片的内建自测试，通过SCAN模块向芯片内部扫入扫出数据；所述SPI Master接口负责从SPI Flash中特定位置读取相关配置参数进行配置，所示ASP核心负责读取并校验子系统的SROM，进行安全评估，启动SROM，进行存控训练和PCI‑E接口链路训练，校验BIOS。本发明的核心安全启动流程能够对启动流程进行详细配置，在安全环境下进行核心启动，并能够通过BIST和SCAN控制芯片的内部状态，对于现有的核心启动方法，安全性和可配置性更高。
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公开(公告)号：CN117472820A
公开(公告)日：2024-01-30
申请号：CN202311495814.2
申请日：2023-11-10
申请人： 中电科申泰信息科技有限公司
摘要： 本发明涉及计算机外围设备高速互联总线技术领域，特别涉及一种面向PCIE的DMA读写请求保序处理方法。包括如下步骤：在保序模块ROM内设置ROQ，对上级模块发送过来的DMA读写请求包格式进行判断，判断该请求为强序要求还是弱序要求；有强序要求的请求送入ROQ进行排序悬挂，弱序要求的请求直接Bypass通路，不需要送入ROQ；ROQ队列中的强序请求和直接Bypass通路中的弱序请求经过轮转仲裁后发送出去，实现了PCIE规范中规定弱序请求必须能够穿越强序请求，强序请求不能穿越强序请求的原则。本发明满足了PCIE对请求序的要求，达成防锁死的目的，提高PCIE整体性能。
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公开(公告)号：CN117472669A
公开(公告)日：2024-01-30
申请号：CN202311479549.9
申请日：2023-11-08
申请人： 中电科申泰信息科技有限公司
发明人： 章健
IPC分类号： G06F11/22 , G06F11/273 , G06F11/263
摘要： 本发明涉及芯片调试技术领域，特别涉及一种基于多核系统的芯片调试结构。在芯片内部集成设置一个调试控制单元来实现芯片调试功能；所述调试控制单元内部包括：状态机模块，主要负责芯片的复位初始化和整个数据处理流程，以及在该状态机模块中增加了调试状态；JTAG接口收发模块，用于接收外部调试系统的JTAG信号，按照定义好的协议格式，将其通过串并转换成内部调试信号发给请求/响应处理模块，然后负责接收调试操作完成后返回的调试响应，并将其转换成JTAG信号发往芯片外部的调试系统；请求/响应处理模块；该调试结构能够在低硬件开销的情况下，极大提高多核复杂调试结构的可控制性和可观察性，使得其能对错误现象进行快速定位，大大提升调试效率。
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公开(公告)号：CN117312187A
公开(公告)日：2023-12-29
申请号：CN202311418036.7
申请日：2023-10-30
申请人： 中电科申泰信息科技有限公司
发明人： 何震子
IPC分类号： G06F12/0831
摘要： 本发明公开一种提高缓存一致性机制运行效率的方法，属于数据处理领域。本发明在LLC的目录中添加相应的状态位，包括私有读、私有读写、共享读以及共享读写四个状态中，并且只针对其中的共享读写状态实施一致性操作。本申请同时给出四种状态之间的转换条件以及一致性操作的启动方案，提高了多核一致性机制的运行效率。
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