公开(公告)号：CN114428642B

公开(公告)日：2024-04-05

申请号：CN202210169665.X

申请日：2022-02-23

Applicant: 中电科申泰信息科技有限公司

Inventor： 殷庆会 ,  魏江杰 ,  匡正阳 ,  张锐 ,  张荣 ,  桂江华

IPC: G06F9/30

Abstract: 本发明涉及集成电路处理器设计验证技术领域，具体涉及一种基于新型处理器架构的随机指令生成环境，本发明提供的基于新型处理器架构的随机指令生成环境，利用UVM和SystemVerilog验证技术，主要包含对新型处理器架构所有指令进行编码的transaction模块，对指令生成过程中添加约束的sequence模块，定义执行顺序的test模块，实现内存单元读写的memory模块，实现自动化对比的模块，定义各种参数的parameter参数模块，执行仿真生成随机指令序列的sim仿真模块。本发明提供的基于新型处理器架构的随机指令生成环境，模块性强，复用性好，指令生成速度快，应用的功能场景广泛，可靠性高，能满足现代大规模处理器指令集验证的需求。

公开(公告)号：CN117574843A

公开(公告)日：2024-02-20

申请号：CN202311537713.7

申请日：2023-11-17

Applicant: 中电科申泰信息科技有限公司

Inventor： 匡正阳 ,  魏江杰 ,  殷庆会 ,  张锐 ,  董利

IPC: G06F30/398

Abstract: 本发明涉及一种自动化验证平台，是基于DVSIM的自动化验证流程包含DUT配置，Hjson模块解析和进程管理，能够自动化生成UVM验证环境。其中DUT配置模块，描述设计及验证文件：用Hjson格式的文件描述方式，由文件树构成，根据DUT及验证环境配置文件；其中文件描述方式的实行单机多线程调度机制，为每个构造对象实例化一个启动器，而后转入进程管理模块。本发明所述的自动化验证平台，基于DVSIM的自动化验证平台采用基于DVSIM python的脚本工具进行构建和运行，用于为UVM代理生成样板代码，以及为给定的DUT生成完整的UVM测试平台。

公开(公告)号：CN117077589B

公开(公告)日：2023-12-15

申请号：CN202311339083.2

申请日：2023-10-17

Applicant: 中电科申泰信息科技有限公司

Inventor： 董利 ,  魏江杰 ,  殷庆会 ,  章健 ,  匡正阳

IPC: G06F30/33 ,  G06F12/1009 ,  G06F13/28

Abstract: 本发明涉及集成电路验证技术领域，特别涉及基于UVM架构的虚拟和物理地址转换的验证方法和系统。该方法包括：通过专用验证ep vip模块主要实现dma请求的生成，并将该dma请求发送给pcie协议转换接口模块，并对pcie协议转换接口模块返回的响应进行监测，检查返回响应的正确性；同时将dma请求发送给dma参考模型模块；通过pcie协议转换接口模块实现标准的pcie接口和自定义的接口之间的协议转换，接受由专用验证ep vip模块发送的dma请求。本发明通过建立UVM架构的验证环境，加快验证的效率，提高了验证的覆盖率，极大程度上保证了电路的功能正确性。

公开(公告)号：CN114091390B

公开(公告)日：2025-03-04

申请号：CN202111383378.0

申请日：2021-11-19

Applicant: 中电科申泰信息科技有限公司

Inventor： 张竣昊 ,  魏江杰 ,  周昱 ,  张荣

IPC: G06F30/331 ,  G06F115/08

Abstract: 本发明涉及一种高速数据SGMII接口验证模组以及方法，高速数据SGMII接口验证方法主要包含高速数据SGMII接口控制模块、PCS模块、时钟转换模块、数据转换模块以及PMA模块。所述高速数据SGMII接口控制模块主要加载解析解析高速数据协议，PCS模块为物理编码子层，PCS主要包括线路编码和CRC校验编码，高速数据SGMII接口中时钟转换模块为根据数据位宽的差异性进行时钟的倍频和分频，所述数据转换模块是将数据转换成互相匹配位宽，PMA模块主要用于串行化和解串。本发明利用数据与时钟的适应匹配，解决了高速数据SGMII接口中控制器与物理媒体层IP在时钟与数据位宽不匹配的问题，提高的了IP的复用率以及芯片验证效率。

公开(公告)号：CN119540152A

公开(公告)日：2025-02-28

申请号：CN202411511097.2

申请日：2024-10-28

Applicant: 中电科申泰信息科技有限公司

Inventor： 张永巍 ,  魏江杰

IPC: G06T7/00 ,  G06N3/045 ,  G06N3/0464 ,  G06V10/764 ,  G06V10/82

Abstract: 本发明涉及一种基于改进YOLO算法的PCB缺陷检测系统以及方法，所述检测系统是采用了改进的YOLOX算法，通过优化数据增强，减少单一Mosaic数据增强带来的不稳定性，提高了模型的精度，包括：图像采集处理模块、神经网络模型改进模块、模型训练模块、模型验证模块、缺陷检测模块；同时检测方法是搭建PCB缺陷数据集图像采集系统、通过工业CCD相机采集PCB表面缺陷图像作为原始数据集、数据集图像预处理、改进YOLOX网络模型，训练模型参数设置、生成PCB缺陷检测模型、测试测试集等步骤。本发明能够搭建的缺陷检测系统能够实现PCB缺陷的自动检测，具有成本低、速度快、精度高的优点。

公开(公告)号：CN114637539B

公开(公告)日：2024-02-13

申请号：CN202210180963.9

申请日：2022-02-25

Applicant: 中电科申泰信息科技有限公司

Inventor： 匡正阳 ,  魏江杰 ,  张荣 ,  殷庆会 ,  张锐 ,  杨亮

IPC: G06F9/4401 ,  G06F13/42

Abstract: 本发明涉及一种核心安全启动平台及方法，所述核心安全启动平台包括SPI Master模块、SPBU模块、ASP核心模块，所述SPBU模块从SPI Flash中读取配置信息进行配置，根据主状态机的状态跳转完成PLL升频、时钟切换、存储器自测试、安全评估状态，通过BIST模块完成芯片的内建自测试，通过SCAN模块向芯片内部扫入扫出数据；所述SPI Master接口负责从SPI Flash中特定位置读取相关配置参数进行配置，所示ASP核心负责读取并校验子系统的SROM，进行安全评估，启动SROM，进行存控训练和PCI‑E接口链路训练，校验BIOS。本发明的核心安全启动流程能够对启动流程进行详细配置，在安全环境下进行核心启动，并能够通过BIST和SCAN控制芯片的内部状态，对于现有的核心启动方法，安全性和可配置性更高。

公开(公告)号：CN117112488A

公开(公告)日：2023-11-24

申请号：CN202311127263.4

申请日：2023-09-04

Applicant: 中电科申泰信息科技有限公司

Inventor： 张竣昊 ,  魏江杰 ,  李佩峰 ,  苏文虎

IPC: G06F15/78 ,  G06F9/4401

Abstract: 本发明涉及一种基于片上网络和目录的缓存一致性收发控制组件，所述控制组件处在基于片上网络和目录的缓存一致性系统中，且一致性系统拥有多个请求节点，控制组件包括：Matser收发控制单元，在基于多节点互连网络目录的缓存一致性系统中，负责请求节点的缓存一致性事务的事务收发与相关控制。Slave收发控制单元，在基于多节点互连网络目录的缓存一致性系统中，负责目录节点的缓存一致性事务的事务收发与相关控制；本发明的收发控制组件具有灵活的收发控制管理：基于片上网络和目录的缓存一致性收发控制组件可以灵活地管理共享数据的状态和位置，可以快速响应处理器的请求，并更新本地缓存的状态；以及高度可扩展性。

公开(公告)号：CN114553389B

公开(公告)日：2023-06-16

申请号：CN202210175120.X

申请日：2022-02-24

Applicant: 中电科申泰信息科技有限公司

Inventor： 刘波 ,  苏文虎 ,  王啸卿 ,  魏江杰 ,  丁颖

IPC: H04L7/00 ,  H04L69/08 ,  H04L69/12 ,  H04L69/22 ,  G06F13/38

Abstract: 本发明公开一种高速数据Rapidio自适应接口新型自适应验证方法，属于芯片验证领域。高速数据Rapidio接口控制端加载并解析高速数据协议，与物理编码层进行数据交互；物理编码层包括数据编码和CRC校验编码，将高速数据Rapidio接口控制端传输的数据进行编码和时钟同步，并将编码的数据和同步的时钟分别传输到数据转换模块和时钟转换模块；时钟转换模块和数据转换模块根据物理编码层与物理介质接入层的数据位宽比，进行数据位宽和时钟频率转换并传输至物理介质接入层；物理介质接入层将同步转换的数据与时钟进行数据串行化。本发明自适应的解决了高速数据Rapidio接口中控制器与物理媒体层IP在时钟与数据位宽不匹配及数据不对齐的问题。

公开(公告)号：CN115587044A

公开(公告)日：2023-01-10

申请号：CN202211361821.9

申请日：2022-11-02

Applicant: 中电科申泰信息科技有限公司

Inventor： 魏江杰 ,  张竣昊 ,  殷庆会 ,  匡正阳

IPC: G06F11/36 ,  G06N3/04 ,  G06N3/08

Abstract: 本发明涉及一种新型cpu指令随机生成器，运行流程：首先指令包生成及抽样模块用来生成多个随机指令包，将随机指令包执行交叉编译工具链，编译为十六进制文件，覆盖率测试收集模块会调用CPU模拟验证环境，将十六进制文件装入并运行仿真，输出每个十六进制文件对应的指令包的覆盖率文件；同时指令包可逆指纹计算模块将每个随机指令包进行编码，生成指纹信息；然后将指令包指纹编码序列及其指令包对应的覆盖率文件送入指令包及其覆盖率自训练模块，用来挖掘指令包对覆盖率的影响并根据结果重新组织指令包并得到覆盖率作为强化学习的反馈。本方案可以减少验证所需的输入数量；同时使用python自动化管理流程，无需人为干预激励选择。

公开(公告)号：CN118821689A

公开(公告)日：2024-10-22

申请号：CN202411312940.4

申请日：2024-09-20

Applicant: 中电科申泰信息科技有限公司

Inventor： 王啸卿 ,  魏江杰

IPC: G06F30/331 ,  G06F13/40 ,  G06F115/08

Abstract: 本发明属于芯片验证技术领域，特别涉及一种基于FPGA的异步PCIE接口验证模组及方法。包括：发送通路，在所述发送通路中，异步FIFO控制模块将PCIE接口控制模块发送过来的异步数据写到异步FIFO模块中，异步FIFO模块将异步数据同步到PCIE_PHY模块时钟域后，发送到位宽转换模块，位宽转换模块将转换后的数据发送到PCIE_PHY模块进行串行化，最后将串行化的数据传输到PCIE_PHY模块的Serdes发送TX差分通路上。本发明为了满足跨FPGA之间的时序要求，接口均采用异步设计，同时增加位宽转换逻辑以解决PCIE接口控制模块的数据有效位和FPGA平台物理媒体层之间的数据有效位不匹配的问题，提高了IP验证的复用率。