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公开(公告)号：CN113675136B
公开(公告)日：2023-11-14
申请号：CN202010402133.7
申请日：2020-05-13
申请人： 和舰芯片制造(苏州)股份有限公司
IPC分类号： H01L21/768 , H01L21/67
摘要： 本发明公开了提供一种包含接触窗的集成电路生产方法，集成电路包含衬底和沉积于衬底上的氧化层，方法包含以下步骤：步骤一，对集成电路进行转平边处理；步骤二，对集成电路进行高温烘烤处理；步骤三，对氧化层进行蚀刻处理以形成沟槽；步骤四，在沟槽中依次沉积粘结层和导电层以形成接触窗。该方法有效避免了接触窗出现高电阻现象。本发明同时提供一种执行该方法的机台以及使用该方法生产的包含接触窗的集成电路。
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公开(公告)号：CN114649396B
公开(公告)日：2023-08-29
申请号：CN202011498198.2
申请日：2020-12-17
申请人： 和舰芯片制造(苏州)股份有限公司
发明人： 杨柳青
IPC分类号： H01L29/06 , H01L29/78 , H01L21/336
摘要： 本发明公开了一种LDMOS器件，包含：形成于衬底上的横向隔开的P型阱和N型阱；包含在P型阱内形成的N+区的源极区域；包含在N型阱内形成的N+区的漏极区域；形成于漏极区域的N+区靠近源极区域的一侧的浅沟道隔离区域；以及栅极区域。其中，限定位于浅沟道隔离区下方且处在积累区域和N型阱之间的区域为R区域，积累区域的宽度与R区域的宽度的比值设置在预定阈值范围内以改善LDMOS器件的准饱和效应。该LDMOS器件通过控制不同区域宽度的比值来改善器件的准饱和效应。本发明同时提供一种制备LDMOS器件的方法。
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公开(公告)号：CN113838939B
公开(公告)日：2023-08-29
申请号：CN202010581022.7
申请日：2020-06-23
申请人： 和舰芯片制造(苏州)股份有限公司
IPC分类号： H01L29/872 , H01L21/329 , H01L29/06 , H01L29/47
摘要： 本发明公开了提供一种包含自对准金属硅化物的半导体器件，包含：P型衬底；形成于所述P型衬底上方的轻掺杂N阱；形成于所述轻掺杂N阱上方的自对准金属硅化物；其中，所述轻掺杂N阱邻近所述自对准金属硅化物处包含表面改性区。该半导体器件有助于提高沉积金属的均匀性，消除自对准金属硅化物形成过程中的孔洞，从根本上改善击穿电压掉点的问题。本发明同时提供一种包含自对准金属硅化物的半导体器件的制备方法。
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公开(公告)号：CN114758981B
公开(公告)日：2023-07-04
申请号：CN202110021933.9
申请日：2021-01-08
申请人： 和舰芯片制造(苏州)股份有限公司
IPC分类号： H01L21/762 , H01L21/304
摘要： 本发明公开了一种使用二氧化硅填充深沟槽后的平坦化方法，包含：步骤一，一次研磨，以使二氧化硅表面高于沟槽表面至少步骤二，对二氧化硅进行高温密化；以及步骤三，二次研磨，以使二氧化硅表面与沟槽表面齐平。该平坦化方法通过普通CMP‑高温密化‑高选择比CMP来获得平整、完好的沟槽表面。本发明同时提供一种包含使用该方法加工的深沟槽的晶圆。
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公开(公告)号：CN115985842A
公开(公告)日：2023-04-18
申请号：CN202310072729.9
申请日：2023-01-28
申请人： 和舰芯片制造(苏州)股份有限公司
IPC分类号： H01L21/762
摘要： 本发明公开了一种改善深沟槽工艺晶圆变形的方法，其包括以下步骤：S1、提供一具有深沟槽的半导体基底；S2、在所述深沟槽中进行第一次二氧化硅填充形成第一膜层；S3、对所述第一膜层在T1温度下进行第一次高温密化处理；S4、在所述深沟槽中进行第二次二氧化硅填充形成第二膜层；S5、对所述第二膜层在T2温度下进行第二次高温密化处理。本发明对深沟槽工艺中二氧化硅填充的反应步骤进行改进，将原有方法的两次相同温度下的高温密化步骤调整为第一次反应温度高于第二次，使第一次填充的二氧化硅密化效果更好，应力释放更彻底，从而提升器件的整体性能，使其能够应用到更多产品中。
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公开(公告)号：CN114512541A
公开(公告)日：2022-05-17
申请号：CN202011285829.2
申请日：2020-11-17
申请人： 和舰芯片制造(苏州)股份有限公司
IPC分类号： H01L29/423 , H01L21/3065
摘要： 本发明公开了一种半导体衬底的沟槽栅蚀刻方法，包含：步骤一，在衬底的表面上形成掩模；步骤二，使用变压器耦合等离子体穿过掩模朝向衬底的内部蚀刻成沟槽，其中，控制变压器耦合等离子体的射频功率为5‑7kW；步骤三，去除掩模；步骤四，对衬底进行表面蚀刻；以及步骤五，对衬底和沟槽进行表面处理。该方法在确保良品率的情况下降低了每个晶圆沟槽的蚀刻时间，有效提高了生产率。本发明同时提供一种使用该方法制备的半导体器件。
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公开(公告)号：CN113948567A
公开(公告)日：2022-01-18
申请号：CN202010691317.X
申请日：2020-07-17
申请人： 和舰芯片制造(苏州)股份有限公司
IPC分类号： H01L29/06 , H01L21/336 , H01L29/78
摘要： 本发明涉及一种改善LDMOS高压侧击穿电压的装置，包括：P型衬底，该P型衬底的上端的两侧分别设置有带保护环的P+区和场氧化层，P+区与场氧化层连接，P型衬底的上端形成有分别对称分布的源级和栅极，源级与栅极连接，栅极处设置有连接的场氧化层，栅极之间形成漏级，漏级处形成有高压N型轻掺杂漏区；P阱，该P阱在P型衬底的两侧形成并且设置在P+区下方；以及高压深N阱，该高压深N阱形成在P型衬底中并且两侧与P阱接触，其中高压深N阱为高剂量的高压深N阱，P型衬底由高阻硅片制成。此外，本发明还涉及上述装置的制备方法。通过本发明的装置和制备方法，本发明可以降低RSDNW从而提升击穿，改善寄生BJT的耐压。
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公开(公告)号：CN108300978B
公开(公告)日：2020-10-09
申请号：CN201710020644.0
申请日：2017-01-12
申请人： 和舰科技(苏州)有限公司
发明人： 尹勇
摘要： 依据本发明的一种侦测气相沉积机台清理结束时间点的装置，气相沉积机台包含通信连接的机台主体和控制系统。侦测气相沉积机台清理结束时间点的装置包含电压采集装置，其中，电压采集装置分别与机台主体和控制系统通信连接，并且电压采集装置定时采集机台主体的电压信号，并将电压信号传送至控制系统；控制系统处理电压信号，并显示电压的变化趋势。本发明能够更精确地侦测到气相沉积机台的实际清理结束时间点，便于合理控制气相沉积机台的最佳清理时间。本发明同时公开一种侦测气相沉积机台清理结束时间点的方法。
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公开(公告)号：CN111326384A
公开(公告)日：2020-06-23
申请号：CN202010080683.1
申请日：2020-02-05
申请人： 和舰芯片制造(苏州)股份有限公司
IPC分类号： H01J37/317 , H01J37/244
摘要： 本申请涉及一种离子植入在线监测方法、装置、计算机设备和存储介质。所述方法包括：获取当前进行离子植入的晶圆的理论离子植入剂量；获取离子植入设备以所述理论离子植入剂量进行离子植入的运行参数；利用所述运行参数和所述理论离子植入剂量进行计算得到离子植入比；将所述离子植入比与预设植入比进行比较，并根据比较结果确定本次离子植入得到的晶圆产品是否异常。采用本方法利用理论离子植入剂量和设备的运行参数计算得到离子植入比，通过将植入比与预设植入比进行比较进而实现判断实际植入到晶圆中的离子植入是否存在异常，实现了在线监测，减少了对晶圆允收测试的依赖，能够准确的在离子植入阶段剔除损坏的晶圆产品，避免了资源浪费。
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公开(公告)号：CN111223917A
公开(公告)日：2020-06-02
申请号：CN202010054253.2
申请日：2020-01-17
申请人： 和舰芯片制造(苏州)股份有限公司
IPC分类号： H01L29/423 , H01L29/78 , H01L21/28 , H01L21/336
摘要： 本发明公开了一种用于LDMOS的屏蔽接触结构，包含设置于多晶硅栅上的第一接触点、设置于STI区内的第二接触点和连接第一接触点和第二接触点的导电金属，第二接触点设置于STI区内的多晶硅上。该屏蔽接触结构能够确保接触点在STI内具有稳定的深度，提高了屏蔽接触结构以及LDMOS的可靠性。本发明同时提供一种包含该屏蔽接触结构的LDMOS器件以及一种用于LDMOS的屏蔽接触结构的制备方法。
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