公开(公告)号：CN114611454B

公开(公告)日：2024-09-06

申请号：CN202210283505.8

申请日：2022-03-22

申请人： 上海安路信息科技股份有限公司

发明人： 刘玉琰 ,  赵胜华 ,  霍津哲

IPC分类号： G06F30/394 ,  G06F30/392 ,  G06F30/398 ,  G06F117/10 ,  G06F119/12

摘要： 本发明提供了一种数字后端绕线方法，包括布局至少一个缓冲单元，将两个端口通过绕线和所述缓冲单元连接，将所述绕线分为了多段，进而减少了一段所述绕线的长度，并且所述绕线的长度越小越好控制，所述缓冲单元的延时也是可控的，因此能够更好的控制总延时。本发明还提供了一种数字后端绕线系统。

公开(公告)号：CN112069768B

公开(公告)日：2024-07-16

申请号：CN202010934790.6

申请日：2020-09-08

申请人： 飞腾信息技术有限公司

发明人： 曹灿 ,  彭书涛 ,  邓宇 ,  栾晓琨 ,  边少鲜 ,  李天丽 ,  邹和风 ,  贾勤 ,  陈占之 ,  蒋剑锋

IPC分类号： G06F30/398 ,  G06F30/392 ,  G06F117/10 ,  G06F115/10 ,  G06F119/12

摘要： 本发明公开了一种针对双端口SRAM输入输出延时优化的方法，包括：确定目标双端口SRAM的读、写时钟输入端以及数据输出端口；对目标双端口SRAM的读、写时钟输入端插入公共时钟缓冲器使得读、写时钟输入端延迟一致，或者对目标双端口SRAM的每个数据输出端口插入输出缓冲器使得所有数据输出端口的负载大小相同。本发明对SRAM读写时钟端口进行最大化公共时钟路径长度处理；在SRAM输出端口增加输出缓冲器保证所有数据输出端口的负载大小一样，避免了由于读写时钟端口之间延迟偏差导致的恢复时间的问题，以及时钟输入到输出端口延时较大问题带来的电路性能损失。

公开(公告)号：CN116956804A

公开(公告)日：2023-10-27

申请号：CN202310735640.6

申请日：2023-06-20

申请人： 合芯科技有限公司 ,  合芯科技(苏州)有限公司

发明人： 万力涛 ,  何鸥 ,  焦文利 ,  贾越辉 ,  郭少锋 ,  黄咏安

IPC分类号： G06F30/392 ,  G06F30/394 ,  G06F30/396 ,  G06F117/10

摘要： 本发明公开了一种缓冲器的版图构造方法、时钟树生成方法及装置，所述版图构造方法包括：在输出引脚层的几何中心位置上下堆叠设置第一金属和第二金属；在输入引脚层的上下边缘预设距离位置处分别平铺设置第三金属和第四金属；其中，第三金属的长度和第四金属的长度与平铺位置处的输入引脚层长度一致；获取时钟绕线层的绕线规则，基于绕线规则将输入引脚层部署至预设绕线轨道；采用相互垂直的第一绕线方向和第二绕线方向对第一金属和第二金属进行绕线；其中，输出引脚层为顶层绕线层；采用水平绕线方向沿输入引脚层的四周进行绕线；其中，输入引脚层为次顶层绕线层。本发明通过改进缓冲器的结构部署简化时钟树的生成流程，降低人工绕线参与程度。

公开(公告)号：CN114548025B

公开(公告)日：2024-09-10

申请号：CN202210266806.X

申请日：2022-03-17

申请人： 湘潭大学

发明人： 唐明华 ,  秦翔宇 ,  李刚 ,  燕少安 ,  肖永光 ,  李正

IPC分类号： G06F30/396 ,  G06F30/392 ,  G06F30/398 ,  G06F117/10

摘要： 本发明公开了一种解决物理设计长线时序延迟的自动化脚本编写及使用方法，其特征在于，包括以下步骤：设置逻辑连接脚本；设置主脚本；在floorplan阶段找出待优化的时序违例路径；根据待优化的时序违例路径的信息，设置起始点、终点、拐点的参数；基于逻辑连接脚本和主脚本，根据不同的设计工艺，更换缓冲器BUF、反相器INV的标准单元参数的设置，更换插入缓冲器BUF、反相器INV的横纵向距离的设置，选择所需要的参数；在布局布线前，在布局布线PR工具里完成优化。本发明应用于芯片数字物理设计布局布线阶段，以解决先进工艺下越来越大的线延迟带来的影响，针对物理层面上的长路径，使线延迟最低。

公开(公告)号：CN118261096A

公开(公告)日：2024-06-28

申请号：CN202410462314.7

申请日：2024-04-17

申请人： 中国标准化研究院

发明人： 易婷婷 ,  万力涛 ,  曹俐莉 ,  许青 ,  刘曦泽

IPC分类号： G06F30/337 ,  G06F30/3315 ,  G06F117/10 ,  G06F119/12

摘要： 本发明涉及芯片设计技术领域，提供的一种基于全芯片时序报告的缓冲器延迟数据拟合的时序修复方法，通过读取包括所有路径时序违例数据的顶层时序报告文件，在不同条件下提取顶层时序报告文件中的对应的单元边界条件，建立单元边界条件和延迟信息的线性拟合函数，提取所有目标寄存器对应的单元边界条件和违例信息，根据线性拟合函数的二元函数参数组，计算得到不同条件下缓冲器类型和延迟信息，并产生各模块级的工程修复的脚本文件。本发明还公开了一种系统，该方法和系统能够在芯片设计过程中，减少了无效的重复迭代计算，能够快速生成工程修复的脚本文件，用于保持时序的自动修复，不仅效率高，不易出错，提高整个芯片设计过程中时序修复的效率。

公开(公告)号：CN116341425A

公开(公告)日：2023-06-27

申请号：CN202310312331.8

申请日：2023-03-24

申请人： 山东云海国创云计算装备产业创新中心有限公司

发明人： 高乙文 ,  邵海波

IPC分类号： G06F30/30 ,  G01R31/28 ,  G06F115/08 ,  G06F117/10

摘要： 本发明提供一种通用管理测试平台各组件的方法、系统、设备和存储介质，方法包括：设置指令单元与预先定义的基本激励的映射关系，并在指令单元中设置并行触发标志；通过激励重组管理模块根据验证场景进行基本激励的重组并将重组后的激励按照顺序发送到各个测试组件；响应于当前指令单元所映射的基本激励被测试组件执行完成，向所述激励重组管理模块反馈指令完成标志并执行下一指令单元所映射的基本激励；以及响应于所述激励重组管理模块监测到指令单元的并行触发标志有效，忽略顺序的限制直接并行执行所述指令单元所映射的基本激励。本发明能根据实际场景灵活的将多个激励通过多线程操作不同到测试组件。

公开(公告)号：CN115248997A

公开(公告)日：2022-10-28

申请号：CN202110459270.9

申请日：2021-04-27

申请人： 中国科学院上海高等研究院

发明人： 汪宁 ,  周涛 ,  汪辉 ,  祝永新 ,  黄尊恺 ,  田犁 ,  阎严

IPC分类号： G06F30/32 ,  G06F115/10 ,  G06F117/10

摘要： 本发明提供一种多通道数据流配置方法、电路架构、装置、介质及终端，面向MIPI CSI‑2协议，针对传统MIPI CSI‑2协议设计中灵活性差、可配置能力不足的问题，引入额外的读写控制逻辑和缓存矩阵，并且采用多个读指针的控制方式，灵活实现了数据流的分割，同时很好地适应了通道数的变化和不同数据格式带来的发送需求，保证了数据发送的连续性和完整性；针对协议设计中采用的缓冲寄存器组，本发明通过数据流打包和循环缓冲区的搭建，在有效提高MIPI电路的灵活性和配置功能的同时并未引入更多存储单元，在运算速度和资源消耗上面取得了平衡；通过流水线结构、读写控制模块和循环缓冲区构建组包层的电路架构，提高读出数据流的灵活性、连续性和正确性。

公开(公告)号：CN114830121A

公开(公告)日：2022-07-29

申请号：CN202080088765.9

申请日：2020-11-17

申请人： Arm有限公司

发明人： R·赫伯霍尔茨 ,  P·A·R·威廉姆斯

IPC分类号： G06F30/3312 ,  G06F117/10 ,  G06F119/12

摘要： 一种用于监测关键路径时序裕度的延迟的监测系统可包括多个自适应监测电路，其中每个自适应监测电路耦接到电路中的多个路径中的对应一个路径。每个自适应监测电路可包括：第一延迟元件，该第一延迟元件设计成使该电路中的N个路径的平均时序裕度在一个最小平均单位延迟内；第二延迟元件，该第二延迟元件耦接到所述第一延迟元件并设计成添加平均延迟k*σmax；设置捕获元件，该设置捕获元件捕获该第二延迟元件的输出；以及设置警告比较元件，当该设置捕获元件和该多个路径中的该对应一个路径的阴影捕获元件或捕获元件的输出不满足预期条件时，该设置警告比较元件输出设置警告信号。

公开(公告)号：CN117973310A

公开(公告)日：2024-05-03

申请号：CN202410070789.1

申请日：2024-01-17

申请人： 成都爱旗科技有限公司

发明人： 陈智 ,  李仲勋 ,  冯帅 ,  胡晓旭 ,  刘彬斌 ,  王泫钡 ,  钟阳 ,  陈建宇 ,  曾怡鑫 ,  张基隆 ,  周扬 ,  卢曰杨 ,  汪志韬

IPC分类号： G06F30/394 ,  G06F111/04 ,  G06F117/10

摘要： 本发明公开一种绕线路径的确定方法、装置和电子设备，涉及集成电路技术领域，以提供一种能够实现数据偏差收敛和降低噪声干扰的技术方案。所述绕线路径的确定方法包括以下步骤：根据绕线所在的环境参数，确定所述绕线的可实现区域；在所述绕线的可实现区域，划分所述绕线对应的绕线层和绕线范围；在所述绕线范围内，设置缓冲器坐标；基于所述缓冲器坐标，生成对应的缓冲器，并将所述缓冲器坐标与所述缓冲器一一对应连接；基于绕线层、绕线范围以及所述缓冲器坐标，生成对应的缓冲器连线。

公开(公告)号：CN117454832A

公开(公告)日：2024-01-26

申请号：CN202311311038.6

申请日：2023-10-10

申请人： 北京市合芯数字科技有限公司 ,  合芯科技有限公司

发明人： 郭少锋 ,  何鸥 ,  宋颖 ,  王雪静

IPC分类号： G06F30/394 ,  G06F30/396 ,  G06F30/398 ,  G06F115/02 ,  G06F117/10

摘要： 本申请提供一种电路芯片中数据通道的布线方法、装置、设备及介质，该方法通过获取集成电路芯片中的待布线的多个时序路径及多个时序路径各自对应的时序优先级；根据多个时序路径各自对应的时序优先级，确定多个时序路径各自所属的目标绕线金属层及目标绕线金属层对应的缓冲器允许设置数量；根据目标绕线金属层对应的缓冲器允许设置数量，在目标绕线金属层中的每个时序路径上对应设置多个缓冲器，确定每个时序路径上相邻的缓冲器之间互连线的布线属性信息；根据每个时序路径上相邻的缓冲器之间互连线的布线属性信息，在目标绕线金属层的每个时序路径上自动化布线，以连接每个时序路径上所有的缓冲器。可实现绕线金属层中缓冲器之间自动化布线。