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公开(公告)号：CN113853600A
公开(公告)日：2021-12-28
申请号：CN202080029762.8
申请日：2020-02-25
申请人： 轻物质公司
发明人： 泰勒·J·肯尼 , 马丁·B.z·福赛思 , 托莫·拉佐维奇 , 达吕斯·布南达尔
IPC分类号： G06F17/10 , G06F17/16 , G06F5/01 , G06F7/32 , G06F7/44 , G06F7/52 , G06F7/523 , G06N3/02 , G06N20/00
摘要： 描述了一种在有限大小的混合模拟‑数字矩阵处理器上用于计算任意大矩阵的矩阵运算的技术。描述了一种在有限大小的混合模拟‑数字矩阵处理器中用于增益调整的技术，使系统能够获得更高的能量效率、更大的物理密度和改进的数值精度。在一些实施例中，这些技术使得使用低精度数据表示的基于GEMM的卷积神经网络的预测精度最大化。
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公开(公告)号：CN112541581A
公开(公告)日：2021-03-23
申请号：CN201910900706.6
申请日：2019-09-23
申请人： 阿里巴巴集团控股有限公司
发明人： 阎承洋
摘要： 本发明公开了一种加速计算单元和加速计算系统。其中，加速计算系统包括：处理器、存储器和加速计算单元。处理器分别与存储器和加速计算单元相耦接，向存储器写入待计算数据，并对加速计算单元进行控制。存储器存储由处理器写入的待计算数据。加速计算单元基于来自处理器的控制指令预先配置控制信息，并根据控制信息访问存储器，实现数据计算，再将计算的结果写入存储器，以便处理器从存储器获取计算结果。
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公开(公告)号：CN1310130C
公开(公告)日：2007-04-11
申请号：CN03119591.1
申请日：2003-03-12
申请人： 中国科学院声学研究所
摘要： 本发明公开了一种乘法器的重构运算方法及可重构乘法器。该乘法器通过指令寄存器读取乘法指令，乘法指令中包括一个表明乘法运算个数的重构码；由部分积暂存器分别对重构码标识的多个乘法按照booth算法进行逻辑运算获得多个乘法运算的部分积，并储存在部分积暂存器中；部分积暂存器根据重构码分为多个块阵列，所述多个乘法运算的部分积存储于相应的块阵列中；部分积累加器将部分积累加器中的结果进行累加运算，之后将累加结果发送到结果校正器中进行修正。依据本发明的技术方案设计的乘法器，不仅可以提供一般乘法器的功能，还可以提供多路乘法的并行性支持。该乘法器可以用于通用微处理器或者数字信号处理器中的乘法器或者乘累加器。
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公开(公告)号：CN1153129C
公开(公告)日：2004-06-09
申请号：CN96191245.6
申请日：1996-08-30
申请人： 菲利浦电子北美公司
CPC分类号： G06T1/20 , G06F9/30014 , G06F9/30025 , G06F9/30036 , G06F9/30072 , G06F9/3885 , G06F15/7832 , G06F17/10
摘要： 定制操作可用于执行包括多媒体功能在内等功能的处理器系统。这些定制操作在保留专用嵌入方案的成本低廉芯片数少等优点以及通用处理器可编程性等优点不变的同时，提高系统(诸如PC系统)提供实时多媒体功能的能力。这些定制操作所作用的计算机系统，提供带操作数的输入数据，对操作数进行操作，并将结果送到目的寄存器。所执行的操作包括包含剪切或饱和操作在内的视频与音频信号处理。本发明也以来自输入寄存器(rscr)的选定操作数为运算对象进行并行操作并将操作结果存入目的寄存器(rdes)。
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公开(公告)号：CN1379322A
公开(公告)日：2002-11-13
申请号：CN01110394.9
申请日：2001-04-11
申请人： 北京国芯安集成电路设计有限公司
IPC分类号： G06F7/44
摘要： 一种除法部件,采用64位字宽除法器以流水线的方式解决超字宽1024位除法运算。包括:控制逻辑模块、寄存器组模块、选通控制模块、128/64位除法器模块及商数/余数产生模块。这种除法部件减小了电路的总门数,提高了运算的速度,在实际数据处理如加/解密运算中特别有用。
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公开(公告)号：CN1153947A
公开(公告)日：1997-07-09
申请号：CN96120590.3
申请日：1996-11-11
申请人： 塞克斯丹航空电子公司
发明人： 阿兰·勒纳尔
摘要： 一种数字乘法电路，用于将一个数字信号SN乘以一个原则上是正弦波的周期性波形。该电路用一个相位数字发生器产生以锯齿波形变化的相位φ，该电路使用通过对每一个相位值的2的正整数次幂的代数和作函数Ksineφ的抽样的近似，及一个路由电路在一解码器的控制下执行乘以2的幂的运算。一个或两个加法器获得2的幂之和。得到SN.K.Sineφ乘积的近似结果。
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公开(公告)号：CN1137131A
公开(公告)日：1996-12-04
申请号：CN95107304.4
申请日：1995-05-30
申请人： 合泰半导体股份有限公司
IPC分类号： G06F7/44
摘要： 本发明为一种节省存贮空间的整数乘法运算方法与装置，其主要特点是结合查表法与长乘法以简化乘法运算，加快运算速度，并节省一半的存贮空间。该运算方法与装置在运算之前先行将乘数的最右一位(LSB)挪至另一存贮器，再以缩减后的乘数作乘法运算。由于乘数已少了一位，在最佳实施例中，乘法表的存贮空间可因而减少一半。
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公开(公告)号：CN1128069A
公开(公告)日：1996-07-31
申请号：CN94192967.1
申请日：1994-08-01
申请人： 现代电子美国公司
发明人： 雷纳德·丹尼斯·拉里克
CPC分类号： G06F7/5318 , G06F7/509
摘要： 一个用于二进制乘法器的进位存储加法器，具有减少了的全加法器级数。该进位存储加法器对二进制数据列求和，并构成多个1位和2位全加法器，该1位和2位全加法器构成多个互连的改进的W-树加法器，每个W-树加法器用于将来自至少一列的二进制数据位加和，并生成部分和以及部分进位。
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公开(公告)号：CN114610269A
公开(公告)日：2022-06-10
申请号：CN202210316454.4
申请日：2022-03-29
摘要： 本发明提出一种生成有限域乘法电路的方法，包括：确定参与乘法运算的数据的数据长度，并根据数据长度确定本原多项式；将数据在有限域内相乘得到乘法矩阵表，根据乘法矩阵表中的乘积项生成中间多项式，并根据中间多项式中每一项的乘积关系生成数据扩展器电路；根据本原多项式和中间多项式生成本原多项式取余电路，并将数据扩展器电路和本原多项式取余电路对应连接。本发明提出的一种生成有限域乘法电路的方法，方法通过对有限域乘法运算的解析相比普通的查找表方式，每次乘法的运算，都可以省略掉一次正反表的查表和所对应的一次逻辑加法运算，转而通过的将运算利用硬件一步展开，得到实现，通过一定的面积损耗，得到了速度的提升。
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公开(公告)号：CN114127717A
公开(公告)日：2022-03-01
申请号：CN202080051872.4
申请日：2020-07-17
申请人： 元平台公司
发明人： 托马斯·马克·乌尔里希
摘要： 存储第一组取模结果矩阵，该第一组取模结果矩阵对应于由多个模数中的每一个对第一矩阵中的元素进行的取模。存储第二组取模结果矩阵，该第二组取模结果矩阵对应于由多个模数中的每一个对第二矩阵中的元素进行的取模。确定是否可以使用第一硬件乘法模块而不是第二硬件乘法模块来执行第一矩阵与第二矩阵的相乘的元素运算。响应于确定可以使用第一硬件乘法模块执行元素运算，使用第一硬件乘法模块执行元素运算，包括通过将来自第一组取模结果矩阵的一个或更多个对应元素与来自第二组取模结果矩阵的一个或更多个对应元素相乘。
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