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公开(公告)号：EP1341296A3
公开(公告)日：2005-01-12
申请号：EP03003475.5
申请日：2003-02-15
申请人： WILO AG
发明人： Lelitko, Udo
CPC分类号： H02P27/08
摘要： Verfahren zur Erzeugung elektrischer Ausgangssignale, die insbesondere zur Ansteuerung eines Elektromotors mittels eines Frequenzumrichters dienen, wobei die Größe der Signale mit einer skalierbaren periodischen Funktion moduliert sind, wobei die Größe der Signale an Stützstellen der Funktion berechnet wird und wobei die Signalgröße an einer Stützstelle berechnet wird durch Addition des Wertes mindestens einer Hilfsvariablen zu der Signalgröße an der vorangegangenen Stützstelle.
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2.发明公开
公开(公告)号：EP1327189A4
公开(公告)日：2004-09-08
申请号：EP01981725
申请日：2001-10-17
发明人： HOOVER CHRISTOPHER
CPC分类号： G06F17/5022 , G06F17/5045
摘要： A method for hierarchical specification and modeling of scheduling in systemlevel simulations. A static scheduler is synthesized by a Virtual Component Codesign (VCC) process and comprises a simple sequential execution of the run functions (1-3) of behavious A-F. The invention addresses the specification aspect by introducing an explicit notion of a scheduler that must be designed as part of the system. A scheduler effectively represents a scheduling policy for an architectural resource. Two orthogal models, one of a scheduler and one of a schedulable, comprise the overall modeling of scheduling in the invention. The two models interact by sending messages to each other via a simple protocol. The protocol itself is implemented by a pair of abstract interfaces, which in turn are implemented in concrete schedulable and scheduler objects in the simulator.
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4.发明公开Digital method and apparatus for reducing EMI emissions in digitally-clocked systems 失效在数字时钟系统的EMI辐射的衰减，一种数字方法和装置
公开(公告)号：EP0786867A1
公开(公告)日：1997-07-30
申请号：EP97300483.1
申请日：1997-01-27
CPC分类号： H03K7/00 , G06F1/04 , G06F1/10 , G06F7/62 , G09G5/18 , H03K5/156 , H03K23/667 , H03L7/06 , H04B2215/064 , H04B2215/067
摘要： A clock reference frequency signal (20) is digitally derived from a base signal (13), then digitally modulated to achieve a modulating reference signal (16). The modulation occurs by ramping the clock reference frequency signal up and down about a desired frequency. The modulation occurs in periodic fashion at a prescribed modulation frequency. Such modulation spreads the electromagnetic energy of the system signals (16, 18) over a band that is a portion of the desired clock frequency. As a result, energy in harmonics of the respective system signals also are spread. When the energy spreading of any system signal or harmonic of such signal occurs over a bandwidth greater than the 120 kHz bandwidth of conventional communication receivers, adverse EMI emissions are reduced.
摘要翻译： 时钟参考频率信号（20）被从基信号（13），则数字调制来实现的调制参考信号（16）进行了数字的。 通过抬高时钟参考频率信号上下左右期望的频率发生调制。 在周期性的方式以规定的调制频率发生调制。 搜索调制扩展系统信号（16，18）在频带的电磁能量并是期望的时钟频率的一部分。 其结果是，在系统respectivement信号的谐波能量，使被分散。 当能量的任何系统或信号搜索信号中的谐波的扩频部出现在带宽比常规通信接收器的120 kHz带宽越大，负面EMI排放量减少。
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公开(公告)号：EP0538805A2
公开(公告)日：1993-04-28
申请号：EP92117946.1
申请日：1992-10-20
摘要： Schaltungsanordnung, bei der jeweils eine von k Verknüpfungszellen einen von k Ausgangszuständen aus zwei von k Eingangszuständen erzeugt. Die Verknüpfungszellen enthalten jeweils zwei Zähler (CT1, CT2; CT3, CT4), bei denen ein über einen seriellen Dateneingang (DI) geladener Zählerstand um einen über einen seriellen Zählweiteneingang (CW) eingegebenen Wert (Z k+1 ) erhöht wird, jeweils einen Komparator (CP1; CP2), der seriell die beiden Zählerstände miteinander vergleicht, jeweils einen Multiplexer (M1; M2), der durch den Komparator (CP1, CP2) gesteuert einen der beiden Zählerstände als Ausgangszustand (B k+1 ; D k+1 ) durchschaltet, und jeweils zwei weitere Multiplexer (M3, M4; M5, M6), die entweder einen seriellen Datenausgang (D0) des jeweiligen Zählers (CT1, CT2, CT3, CT4) oder den jeweils zugeordneten Eingangszustand (A k ; C k ) auf den jeweiligen Zähler (CT1, CT2, CT3, CT4) aufschalten.
摘要翻译： ，每个生成的电路装置，其中K细胞从两个k个输入的状态中的k的输出状态中的一个的连接。 连接单元，每个单元包括两个计数器（CT1，CT2; CT3，CT4）在通过串行数据输入（DI）通过串行Zählweiteneingang（CW）输入值装入计数器由一个（Z K + 1），其一个增加时，在每种情况下的比较器 （CP1; CP2），其串联在两个计数器状态相互比较，每一个都具有多路转换器;由所述比较器（CP1，CP2）两个计数器状态作为输出状态的一个控制（M1 M2）（BK + 1; D K + 1）个开关通过， 和另外两个多路复用器，分别为（M3，M4; M5，M6）具有或者一个串行数据输出的各计数器的（D0）（CT1，CT2，CT3，CT4）或分别分配输入状态（阿克; CK）（在相应的计数器 入侵CT1，CT2，CT3，CT4）。
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6.发明公开A bit serial viterbi decoder add/compare/select array 失效Viberti bitserieller Dekodierer mit Additions- / Vergleichungs- / Auswahlsarray。
公开(公告)号：EP0448809A2
公开(公告)日：1991-10-02
申请号：EP90124432.7
申请日：1990-12-17
申请人： MOTOROLA, INC.
发明人： Rossman, Mark W.
摘要： A circuit array (18) comprises a plurality of add/carry/select (ACS) circuits (20-23) which operate in parallel to perform an operation required to implement convolutional coding for error correction in a digital communications system. The ACS circuits (20-23) are commonly used in Viterbi decoders. Each ACS circuit of the array operates in serial form with single bit-wide adders which function to implement addition of branch metrics, comparison of accumulated metrics, selection of the smallest accumulated metric for each state in a state machine and maintaining a path history to each state. As a result, interconnect ions between the ACS circuits (20-23) are minimized.
摘要翻译： 电路阵列（18）包括并行操作的多个加法/进位/选择（ACS）电路（20-23），以执行在数字通信系统中执行纠错的卷积编码所需的操作。 ACS电路（20-23）通常用于维特比解码器。 该阵列的每个ACS电路以单个位宽加法器（36,42,46,54,60）的串行形式工作，其用于实现分支度量的加法，累积度量的比较，每个状态的最小累积度量的选择 在状态机中，并保持每个状态的路径历史。 结果，ACS电路（20-23）之间的互连被最小化。
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公开(公告)号：EP0322695A1
公开(公告)日：1989-07-05
申请号：EP88121207.0
申请日：1988-12-19
发明人： Le Mehaute, Alain , Quiniou, Jean-François , Roques-Carmes, Claude , Wehbi, Dalloul , Derossis, Antoine
摘要： Le signal temporel engendré à une configuration périodique définie par un arrangement de motifs précurseurs résultant d'une construction arborescente mettant en oeuvre n applications successives de m lois de composition de types de motif définies chacune par un arrangement spécifique de p types de motif. Cette construction revient à définir une configuration périodique de signal comme une composante "an" du n ième terme Un à plusieurs composantes (an, bn) d'une suite récurrente définie au niveau de chacune de ses composantes par une loi de composition récurrente particulière, le terme initial Uo ayant pour composantes les motifs précurseurs (ao, bo). Les signaux temporels connus sous le nom de fractal résultent d'une construction arborescente de ce genre. Le générateur comporte un circuit d'élaboration de formes élémentaires de signaux (20) correspondant aux définitions des motifs précurseurs, un compteur en base p à m chiffres (30) incrémenté à chaque forme élémentaire de signal délivré par le circuit d'élaboration de formes élémentaires (20) et un circuit de sélection de types de motif (40) qui est piloté par le compteur en base p (30) et contrôle le circuit d'élaboration de formes élémentaires (20).
摘要翻译： 产生的时间信号具有由通过n个连续应用m个图案型成分定律的树状结构产生的前体图案的排列定义的周期性构型，每个m个图案型成分定律由p图案类型的具体布置定义。 该结构相当于定义了作为第n个术语Un的组件“an”的周期性信号配置，其具有通过特定的组合反复定律在其每个组件的级别上定义的循环序列的几个组分（an，bn） 具有前体图案（ao，bo）作为组分的初始项Uo。 由分形名称所知的时间信号来自这种类型的树状结构。 该发生器包括用于阐述对应于前体图案的定义的基本信号形状（20）的电路，具有m位数（30）的基本p计数器，其以由用于形成基本形状的电路传递的每个基本信号形状递增（20） ）和由基极计数器（30）驱动的图案型选择电路（40），并控制用于形成基本形状（20）的电路。 ...
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公开(公告)号：EP0105837B1
公开(公告)日：1987-06-03
申请号：EP83810414.9
申请日：1983-09-15
申请人： ASULAB S.A.
IPC分类号： G06F7/62
CPC分类号： G06F7/62
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9.发明授权Dispositif de calcul du rapport de deux fréquences représentatives de deux grandeurs physiques 失效计算代表两个物理价值的两个频率的比率的装置
公开(公告)号：EP0061366B1
公开(公告)日：1984-12-12
申请号：EP82400287.7
申请日：1982-02-18
申请人： e.d. VEGLIA
发明人： Dubuisson, Georges
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10.发明授权
公开(公告)号：EP1327189B1
公开(公告)日：2012-07-25
申请号：EP01981725.3
申请日：2001-10-17
发明人： HOOVER, Christopher
CPC分类号： G06F17/5022 , G06F17/5045
摘要： A method for hierarchical specification and modeling of scheduling in systemlevel simulations. A static scheduler is synthesized by a Virtual Component Codesign (VCC) process and comprises a simple sequential execution of the run functions (1-3) of behavious A-F. The invention addresses the specification aspect by introducing an explicit notion of a scheduler that must be designed as part of the system. A scheduler effectively represents a scheduling policy for an architectural resource. Two orthogal models, one of a scheduler and one of a schedulable, comprise the overall modeling of scheduling in the invention. The two models interact by sending messages to each other via a simple protocol. The protocol itself is implemented by a pair of abstract interfaces, which in turn are implemented in concrete schedulable and scheduler objects in the simulator.
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