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    Semiconductor memory device having split transfer function
    103.
    发明公开
    Semiconductor memory device having split transfer function 失效
    与分割传送操作的半导体存储器件。

    公开(公告)号：EP0673036A3

    公开(公告)日：1996-07-17

    申请号：EP95103850.4

    申请日：1995-03-16

    申请人： KABUSHIKI KAISHA TOSHIBA

    发明人： Nagasaka, Shigeki

    IPC分类号： G11C7/00

    CPC分类号： G11C11/4096 ,  G11C7/1075

    摘要： A semiconductor memory device including a serial I/O buffer (19); DRAM cells (1); and SAM cells (4,5) arranged in line, the SAM cells corresponding to the DRAM cells in one row. In the device in a first mode, the SAM cells (4,5) are divided into N first portions each having boundaries, data stored in the SAM cells being transferred to the serial I/O buffer (19) sequentially until the SAM cells in the boundaries of the first portions are transferred to the serial I/O buffer. In a second mode, the SAM cells (4,5) are divided into M (N>M) second portions each having boundaries, data stored in the SAM cells being transferred to the serial I/O buffer (19) sequentially until the SAM cells in the boundaries of the second portions are transferred to the serial input output buffer. The semiconductor memory device further includes a circuit for detecting changes from the first mode to the second mode and from the second mode to the first mode. The semiconductor memory device further includes a circuit for generating a first and a second signals. When a mode is changed from the first mode to the second mode, the circuit generates the first signal. When the mode is changed from the second mode to the first mode the circuit generates the second signal.

    Self-timed real-time data transfer in video-ram
    105.
    发明公开
    Self-timed real-time data transfer in video-ram 失效
    视频RAM中的自定时实时数据传输

    公开(公告)号：EP0661708A2

    公开(公告)日：1995-07-05

    申请号：EP94309759.2

    申请日：1994-12-23

    申请人： International Business Machines Corporation

    发明人： Bates, Matthew D. ,  West, Roderick Michael Peters

    IPC分类号： G11C7/00

    CPC分类号： G09G5/395 ,  G11C7/1075

    摘要： A Video-RAM semiconductor memory device comprised of a RAM array having an address input for inputting row, column, and target addresses, and a serial access array having a serial output port. The Video-RAM has address/control logic which detects a stimulus such as a RAS clock from an external controller indicating a coarse timing location for a data transfer between the RAM array and the serial access array. The control logic then provides control signals, that are internally synchronized with a serial clock, and that occur during a period that a tap pointer is equal to a value one less than a programmable target value or an input target address. This causes a row in the RAM array corresponding to an input row address to be transferred between the RAM array and the serial access array.

    摘要翻译： 一种视频-RAM半导体存储器件，包括一个RAM阵列，它具有用于输入行，列和目标地址的地址输入以及具有串行输出端口的串行存取阵列。 视频RAM具有地址/控制逻辑，其从外部控制器检测诸如RAS时钟的激励，指示RAM阵列和串行访问阵列之间的数据传输的粗略定时位置。 控制逻辑然后提供与串行时钟内部同步的并且在抽头指针等于比可编程目标值或输入目标地址小1的值的时段期间发生的控制信号。 这导致在RAM阵列和串行访问阵列之间传输对应于输入行地址的行。

    A system including a synchronous DRAM
    106.
    发明公开
    A system including a synchronous DRAM 失效
    系统同步化DRAM-Speicher。

    公开(公告)号：EP0635816A2

    公开(公告)日：1995-01-25

    申请号：EP94116990.6

    申请日：1989-11-29

    申请人： MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD.

    发明人： Harlin, Roy Edward ,  Herrington, Richard Arthur

    IPC分类号： G09G1/16 ,  G11C8/00

    CPC分类号： G11C11/4082 ,  G09G5/39 ,  G09G5/393 ,  G09G5/395 ,  G09G2360/122 ,  G09G2360/128 ,  G11C7/1006 ,  G11C7/1015 ,  G11C7/1072 ,  G11C7/1075 ,  G11C7/22

    摘要： The invention relates to a system comprising a memory, a circuit for accessing said memory and a bus connecting said circuit to said memory, said circuit comprising means for providing a first address and a second address on said bus, said first address being valid on said bus on a first edge of a clock signal and said second address being valid on said bus on a second edge of said clock signal, said first edge of said clock signal being different from said second edge of said clock signal, and said memory being a synchronous dynamic random access memory integrated circuit comprising a memory block including a plurality of memory cells for storing information, an input for receiving said clock signal, an address input means for receiving and holding said first address from said bus in response to said first edge of said clock signal, and for receiving and holding said second address from said bus in response to said second edge of said clock signal and an access means for accessing a location in said memory block corresponding to said first address and said second address held by said address input means.

    摘要翻译： 本发明涉及一种包括存储器，用于访问所述存储器的电路和将所述电路连接到所述存储器的总线的系统，所述电路包括用于在所述总线上提供第一地址和第二地址的装置，所述第一地址在所述存储器上有效 总线在所述时钟信号的第一边缘上，并且所述第二地址在所述总线上在所述时钟信号的第二边缘上有效，所述时钟信号的所述第一边缘与所述时钟信号的所述第二边缘不同，并且所述存储器是 同步动态随机存取存储器集成电路，包括：存储块，包括用于存储信息的多个存储单元;接收所述时钟信号的输入;地址输入装置，用于响应于所述第一边沿的所述第一边缘接收并保持所述总线的所述第一地址; 所述时钟信号，并且用于响应于所述时钟信号的所述第二边缘从所述总线接收和保持所述第二地址，以及访问装置，用于访问al 所述存储块中的对应于由所述地址输入装置保持的所述第一地址和所述第二地址的触发。

    Semiconductor memory device
    108.
    发明公开
    Semiconductor memory device 失效

    公开(公告)号：EP0563656A3

    公开(公告)日：1994-01-12

    申请号：EP93104089.3

    申请日：1993-03-12

    申请人： KABUSHIKI KAISHA TOSHIBA

    发明人： Saito, Shozo ,  Toda, Haruki

    IPC分类号： G11C7/00 ,  G11C8/04

    CPC分类号： G11C7/1075

    摘要： A semiconductor memory device has a memory cell array (1) including many memory cells, a first data I/O section (6) for implementing random input and output of data for the memory cells based on an externally-supplied random I/O signal, a second data I/O section (7) for implementing serial input and output of data for the memory cells, a counter (8) for counting the number of externally-supplied basic clock signal cycles, a controller (9) for controlling the I/O of data for the memory cells in accordance with the number of the cycles of basic clock signals. The counter is capable of inputting at least one kind of externally-supplied designation signal, generating a designation control signal for designating a specified cycle which is a count starting cycle for the basic clock signal at each designation signal, issuing instructions for commencement of count for the number of cycles of the basic clock signal in the counter based on the designated control signal, and synchronously controlling designation of addresses based on the number of cycles counted by the counter and the I/O operations of the first data I/O means and the second data I/O means from the specified cycle of the designated basic clock signal.

    Integrierte Halbleiterspeicheranordnung
    109.
    发明公开
    Integrierte Halbleiterspeicheranordnung 失效
    Integrierte Halbleiterspeicheranordnung。

    公开(公告)号：EP0573685A1

    公开(公告)日：1993-12-15

    申请号：EP92109689.7

    申请日：1992-06-09

    申请人： SIEMENS AKTIENGESELLSCHAFT

    发明人： Lüder, Rainer, Dr. Dr.-Ing. ,  Meyer, Willibald, Dipl.-Ing. ,  Braun, Bodo, Dr. Dr.-Ing.

    IPC分类号： H04N5/907 ,  G09G1/16 ,  G11C7/00

    CPC分类号： H04N5/907 ,  G09G5/39 ,  G09G2360/126 ,  G11C7/1075

    摘要： Speicheranordnung, insbesondere zum Abspeichern der Bildpunktdaten eines Fernsehbildes

    mit einem Hauptspeicher (50)
    mit zumindest einer Eingabeanordnung (100), die mit einem aus zumindest zwei Abschnitten bestehenden Schieberegister (101) zum seriellen Einlesen von Bildpunktdaten, mit einem aus zumindest zwei Abschnitten bestehenden Schreibspeicher (102) zur bitparallelen Übergabe der Daten an den Hauptspeicher (50) über einen Datenbus (10), mit einer Schalteinrichtung (103) zur Steuerung dieser Datenübergabe an den Hauptspeicher (50) und mit einem Schalter (104) gebildet ist, und die mit zumindest einer anderen Eingabeanordnung (200) zusammenschaltbar ist,
    mit zumindest einer Ausgabeanordnung (300), die mit einem aus zumindest zwei Abschnitten bestehenden Schieberegister (301) zum seriellen Auslesen von Bildpunktdaten, mit einem aus zumindest zwei Abschnitten bestehenden Lesespeicher (302) zur bitparallelen Übernahme der Daten aus dem Hauptspeicher (50) über den Datenbus (10), mit einer Schalteinrichtung (303) zum Steuern dieser Datenübernahme vom Hauptspeicher (50) und mit einem Schalter (304) gebildet ist, und die mit zumindest einer anderen Ausgabeanordnung (400) zusammenschaltbar ist,
    und mit einer Steuerschaltung (20), die den Datenfluß zwischen der Eingabeanordnung (100) und der Ausgabeanordnung (300) und dem Hauptspeicher (50) steuert, und die die Zusammenschaltung jeweiliger Eingabeanordnungen (100, 200) und/oder Ausgabeanordnungen (300, 400) steuert, indem sie über zumindest einen ersten externen Anschluß (1, 2, 3) ansteuerbar ist.

    摘要翻译： 存储装置，特别是用于存储电视图像的像素数据，包括主存储器（50） - 包括由至少两个部分组成的移位寄存器（101）形成的至少一个输入装置（100），用于 通过由至少两个部分组成的写入存储器（102）来串行读取像素数据，用于经由数据总线（10）对数据进行位并行传送到主存储器（50），由 开关装置（103），用于控制该数据传送到主存储器（50）和开关（104），并且可与至少一个其它输入装置（200）互连， - 包括至少一个输出装置 ），其由移位寄存器（301）形成，该移位寄存器由至少两个部分组成，用于串行读出像素数据，由读存储器（302）组成，所述读存储器由至少两个部分组成，用于位并行传输 通过数据总线（10）从主存储器（50）的数据通过用于控制该数据的切换装置（303） 从主存储器（50）和开关（304）传输并且可以与至少一个其它输出装置（400）互连，并且包括控制电路（20），其控制输入装置 （100）和输出装置（300）和主存储器（50），并且其控制各个输入装置（100,200）和/或输出装置（300,400）的互连，因为它可以通过 至少一个第一外部连接（1，2，3）。