公开(公告)号：EP0461041A2

公开(公告)日：1991-12-11

申请号：EP91401486.5

申请日：1991-06-06

申请人： FUJITSU LIMITED

发明人： Naito, Mitsugu

IPC分类号： G06F11/26 ,  H03K3/037

CPC分类号： G01R31/318541 ,  G06F11/2215 ,  H03K3/0372

摘要： A flip-flop circuit comprising serially connected flip-flops (26) is associated with a combination circuit and configures a scanning circuit for performing a scanning operation in order to test the combination circuit in a test mode. When performing the scanning operation, the flip-flop circuit is preset or cleared and the preset or cleared data is scanned out through the scanning circuit so that the failure of an asynchronous system input circuit connected to a preset or clear terminal of the flip-flop circuit is detected.

摘要翻译： 包括串联连接的触发器（26）的触发器电路与组合电路相关联，并且配置用于执行扫描操作的扫描电路，以便在测试模式下测试组合电路。 当执行扫描操作时，触发器电路被预置或清除，并且通过扫描电路扫描预设或清除的数据，使得异步系统输入电路的故障连接到触发器的预置或清零端 检测电路。

公开(公告)号：EP0402134A3

公开(公告)日：1991-09-04

申请号：EP90306187.7

申请日：1990-06-07

申请人： TEXAS INSTRUMENTS INCORPORATED

发明人： Whetsel, Lee D.

IPC分类号： G06F11/22 ,  G06F11/26 ,  G01R31/28

CPC分类号： G01R31/318541 ,  G01R31/318552 ,  G01R31/31858

摘要： A test cell (12) provides boundary scan testing in an integrated circuit (10). The test cell (12) comprises two memories, a flip-flop (24) and a latch (26), for storing test data. A first multiplexer (22) selectively connects one of a plurality of inputs to the flip-flop (24). The input of the latch (26) is connected to output of the flip-flop (24). The output of the latch (26) is connected to one input of a multiplexer (28), the second input to the multiplexer (28) being a data input (DIN) signal. A control bus (17) is provided for controlling the multiplexers (22, 28), flip-flop (24) and latch (26). The test cell allows input data to be observed and output data to be controlled simultaneously. This architecture allows propagation delays between devices to be determined. A driving device (264) toggles its output on a first clock edge. On a subsequent clock edge, the receiving circuit (266) samples its input. The sampled input may be scanned out and compared to the toggled value to determine whether the signal propagated between the first and second clock edges.

公开(公告)号：EP0403436A1

公开(公告)日：1990-12-19

申请号：EP90810424.3

申请日：1990-06-11

申请人： Zentrum Mikroelektronik Dresden GmbH

发明人： Oehm, Jürgen, Dipl.-Physiker ,  Näther, Marcus, Dr. Ing. ,  Grobelny, Lothar, Dipl.-Ing. ,  Hutschenreiter, Birgit, Dipl.-Math.

IPC分类号： G01R31/28 ,  G01R31/318 ,  G06F11/26

CPC分类号： G01R31/318541

摘要： Die Erfindung kommt vorzugsweise bei der Pruefung komple­xer digitaler Schaltkreise zur Anwendung, insbesondere wenn bei diesen mehrere verschiedene Taktsignale Verwen­dung finden.
Die vorgeschlagene Anordnung besitzt Dateneingaenge und einen Schiebedateneingang, Datenausgaenge und einen Schiebedatenausgang sowie Takt- und Steuersignaleingaen­ge. Sie enthaelt eine Flipflopanordnung aus zwei oder drei getakteten, zu einem Scan-path verschaltbaren Lat­ches, wobei dem ersten Latch ein Multiplexer vorgeschal­tet ist, dessen Dateneingaenge an den Eingaengen der An­ordnung angeschlossen sind.
Erfindungsgemaess sind ein Schaltungstakt, ein Testtakt und ein Schaltungstaktunterdrueckungssignal auf ein die genannten Signale verknuepfendes Logiknetzwerk gefuehrt, an dessem Ausgang ein generierter Steuertakt steht. Das Schaltungstaktunterdrueckungssignal ist weiterhin auf den Steuereingang des Multiplexers gelegt. Die Takteingaenge des ersten und zweiten Latches sind zueinander negiert am Stuertakt, der Takteingang eines dritten Latches ist am Schaltungstaktunterdrueckungssignal angeschlossen. Be­stimmte Ausgaenge der Latches realisieren die Ausgaenge der Anordnung.
Angegeben sind Ausgestaltungsvarianten der Flipflopanord­nung als Master-Slave-Flipflop oder Latchanordnung, wahl­weise ausgelegt fuer den Test von Stuck-open-Fehlern.

摘要翻译： 本发明优选用于测试复数数字电路，特别是如果在这些电路中使用若干不同的时钟信号。 所提出的布置具有数据输入和移位数据输入，数据输出和移位数据输出以及时钟和控制信号输入。 它包含两个或三个时钟锁存器的触发器布置，其可以连接在一起以形成扫描路径，第一锁存器前面是多路复用器，其数据输入端连接到该装置的输入端。 电路时钟，测试时钟和电路时钟抑制信号连接到组合所述信号的逻辑网络，在该网络的输出处存在所生成的控制时钟。 电路时钟抑制信号也适用于多路复用器的控制输入。 第一和第二锁存器的时钟输入在控制时钟相互否定，第三个锁存器的时钟输入连接到电路时钟抑制信号。 锁存器的某些输出形成该装置的输出。 规定了作为主/从触发器或闩锁装置的触发器装置的设计变型，可选地用于测试卡住断路故障。

公开(公告)号：EP0358376A2

公开(公告)日：1990-03-14

申请号：EP89308562.1

申请日：1989-08-23

申请人： TEXAS INSTRUMENTS INCORPORATED

发明人： Whetsel, Lee D., Jr.

IPC分类号： G06F11/26

CPC分类号： G01R31/318541 ,  G01R31/318555

摘要： A test cell (12) provides boundary scan testing in an integrated circuit (10). The test cell (12) comprises two memories, a flip-flop (24) and a latch (26), for storing test data. A first multiplexer (22) selectively connects one of a plurality of inputs to the flip-flop (24). The input of the latch (26) is connected to output of the flip-flop (24). The output of the latch (26) is connected to one input of a multiplexer (28), the second input to the multiplexer (28) being a data input (DIN) signal. A control bus (17) is provided for controlling the multiplexers (22, 28), flip-flop (24) and latch (26). The test cell allows input data to be observed and output data to be controlled simultaneously.

摘要翻译： 测试单元（12）在集成电路（10）中提供边界扫描测试。 测试单元（12）包括用于存储测试数据的两个存储器，触发器（24）和锁存器（26）。 第一多路复用器（22）选择性地将多个输入中的一个连接到触发器（24）。 锁存器（26）的输入端连接到触发器（24）的输出端。 锁存器（26）的输出连接到多路复用器（28）的一个输入，多路复用器（28）的第二输入是数据输入（DIN）信号。 控制总线（17）用于控制多路复用器（22,28），触发器（24）和锁存器（26）。 测试单元允许观察输入数据并同时输出输出数据。

公开(公告)号：EP0358365A2

公开(公告)日：1990-03-14

申请号：EP89308439.2

申请日：1989-08-21

申请人： TEXAS INSTRUMENTS INCORPORATED

发明人： Whetsel, Lee D., Jr.

IPC分类号： G06F11/26 ,  G01R31/28

CPC分类号： G01R31/318541 ,  G06F11/27

摘要： A test cell (12) provides boundary scan testing in an integrated circuit (10). The test cell (12) comprises two memories, a flip-flop (24) and a latch (26), for storing test data. A first multiplexer (22) selectively connects one of a plurality of inputs to the flip-flop (24). The input of the latch (26) is connected to output of the flip-flop (24). The output of the latch (26) is connected to one input of a multiplexer (28), the second input to the multiplexer (28) being a data input (DIN) signal. A control bus (17) is provided for controlling the multiplexers (22, 28), flip-flop (24) and latch (26). The test cell allows input data to be observed and output data to be controlled simultaneously.

摘要翻译： 测试单元（12）在集成电路（10）中提供边界扫描测试。 测试单元（12）包括用于存储测试数据的两个存储器，触发器（24）和锁存器（26）。 第一多路复用器（22）选择性地将多个输入中的一个连接到触发器（24）。 锁存器（26）的输入端连接到触发器（24）的输出端。 锁存器（26）的输出连接到多路复用器（28）的一个输入，多路复用器（28）的第二输入是数据输入（DIN）信号。 控制总线（17）用于控制多路复用器（22,28），触发器（24）和锁存器（26）。 测试单元允许观察输入数据并同时输出输出数据。

公开(公告)号：EP0239929A3

公开(公告)日：1989-06-28

申请号：EP87104443.4

申请日：1987-03-25

申请人： SIEMENS AKTIENGESELLSCHAFT

发明人： Daniels, Stuart F., Dr.

IPC分类号： G01R31/28 ,  G06F11/26

CPC分类号： G01R31/318541

摘要： Zu Test-und Simulationszwecken wird eine Schnittstelle und ein Abtastsignalweg zwischen extern zugänglich analogen Schaltungen (51, 52) und einer internen digitalen Schaltung (53) einer integrierten Schaltung angeordnet. Eine modulare Blockbausteinmethode wird für eine Vielzahl von Schaltungseinheiten eingesetzt, die je zwei Signalwege bieten. Der erste Signalweg stellt die Durchlaßrichtung dar und wird während des normalen Arbeitsablaufs der integrierten Schaltung verwendet. Der zweite Signalweg verbindet die Schaltungseinheiten seriell miteinander, um Zugriff zu den Schnittstellen zwischen den verschiedenen Schaltungsteilen der integrierten Schaltung zu haben und um wahlweise eingesetzt zu werden, um Zugriff zu besonderen Teilen der Schaltungsanordnung für Testzwecke zu besitzen.

摘要翻译： 为了测试和仿真目的，在外部可访问的模拟电路（51,52）和集成电路的内部数字电路（53）之间布置了接口和采样信号路径。 模块化块模块方法用于多个电路单元，每个电路单元在每种情况下都提供两个信号路径。 第一信号路径表示正向，并在集成电路的正常工作顺序期间使用。 第二信号路径将电路单元彼此串联连接，以便访问集成电路的各个电路部分之间的接口，并且可选地用于访问电路装置的特定部分用于测试目的。

公开(公告)号：EP0310152A2

公开(公告)日：1989-04-05

申请号：EP88201652.0

申请日：1988-08-01

申请人： Siemens Plessey Electronic Systems Limited

发明人： Wood, Paul Anthony

IPC分类号： G06F11/26 ,  G01R31/28

CPC分类号： G01R31/318541

摘要： A test overlay circuit, for interposing between logic blocks of a circuit to be tested, is arranged to operate as a conventional buffer between the logic blocks in a first mode of operation but is provided with scan-in and scan-out ports, a register and multiplexers providing path controlling mean enabling test patterns to be loaded into the register from the scan-in port and fed from the register to the downstream logic block, or enabling data-in (a test pattern) from the up-stream logic block to be fed to the register. The circuit enables the simultaneous loading, receiving and sending of discrete test patterns for testing the logic blocks.

摘要翻译： 用于插入待测试电路的逻辑块之间的测试覆盖电路被布置成在第一操作模式中作为逻辑块之间的常规缓冲器操作，但被提供有扫描输入和扫描输出端口，寄存器 以及提供路径控制平均启用测试模式的多路复用器从扫描输入端口加载到寄存器并从寄存器馈送到下游逻辑模块，或启用从上游逻辑模块到下游逻辑模块的数据输入（测试模式） 被送到登记册。 该电路使得能够同时加载，接收和发送用于测试逻辑块的离散测试模式。

公开(公告)号：EP0151653B1

公开(公告)日：1987-09-16

申请号：EP83430040.2

申请日：1983-12-15

申请人： International Business Machines Corporation ,  Compagnie IBM FRANCE

发明人： Duforestel, Guy Gaston ,  Lechaczynski, Michel André ,  Poiraud, Clément Yvon ,  Viallon, Paul Pierre

IPC分类号： G06F11/26 ,  G06F5/00 ,  H03M9/00

CPC分类号： G11C19/00 ,  G01R31/31715 ,  G01R31/318541 ,  G01R31/31908 ,  G01R31/31919 ,  H03M9/00

摘要： A serdes device includes circuitry for loading or reading bit configurations into or out of strings of latches of variable length nk+r, where n is the number of bits in a byte, k is the number of whole bytes and r is the number of residual bits, with r being smaller than n. Under the control of a service processor (8), there is formed a ring comprised of the latches of the serializer/deserializer register (14), the latches of the string considered (3 or 4) and a selected number (n-r) of latches of an extension register (16). The bytes to be loaded are sequentially sent to register (14), starting with the byte that contains the residual bits, and n bits are shifted out after loading each successive byte, so that after k+1 shifts the desired configuration will be contained in the string. For reading the contents of a string (for example, string 3), n bits are shifted, register (14) is read out, then k shifts of n bits each are performed, with register (14) being read out after each shift.

公开(公告)号：EP0151653A1

公开(公告)日：1985-08-21

申请号：EP83430040.2

申请日：1983-12-15

申请人： International Business Machines Corporation ,  Compagnie IBM FRANCE

发明人： Duforestel, Guy Gaston ,  Lechaczynski, Michel André ,  Poiraud, Clément Yvon ,  Viallon, Paul Pierre

IPC分类号： G06F11/26 ,  G06F5/00 ,  H03M9/00

CPC分类号： G11C19/00 ,  G01R31/31715 ,  G01R31/318541 ,  G01R31/31908 ,  G01R31/31919 ,  H03M9/00

摘要： Dispositif pour charger ou lire des configurations de bits dans des chaines (3 ou 4) de longueur variable nk+r, n étant le nombre de bits d'un multiplet, k le nombre de multiplets entiers et r le nombre de bits résiduels inférieur á n.
Sous commande du processeur de service (8), un anneau comportant les bascules du registre de sérialisation / désérialisation (14), les bascules de la chaîne considérée (3 ou 4) et un nombre sélectionné (n-r) de bascules d'un registre d'extension (16) est constitué. Les multiplets á charger sont envoyés séquentiellement dans le registre (14), en commençant par celui contenant les bits résiduels, et entre chaque chargement un décalage de n bits est réalisé dans l'anneau, de telle sorte qu'après k+1 décalages, la configuration désirée se trouve dans la chaîne. Pour lire une chaîne (par example 3) un décalage de n bits est réalisé, le registre 14 est lu, puis k décalages de n bits sont réalisés, le registre (14) étant lu après chaque décalage.

公开(公告)号：EP0136461A1

公开(公告)日：1985-04-10

申请号：EP84109083.0

申请日：1984-08-01

申请人： International Business Machines Corporation

发明人： Fiedler, Timothy Scott ,  Moore, Richard Paul

IPC分类号： H03K3/037 ,  G01R31/28 ,  G06F11/26

CPC分类号： G01R31/318541 ,  H03K3/037

摘要： A level sensitive scan design testable latch circuit apparatus is disclosed which has systems operational and testing operational modes. The apparatus is arranged with first and second groups of three flip-flops (1, 2, 3; 6, 7, 8) each. Control means (4, 5) allow for selective operation of the first group of flip-flops (1, 2, 3) as a D-type edge triggered latch during the systems operational mode, and of the first and second groups of flip-flops (1, 2, 3; 6, 7, 8) as a three-stage shift register during the testing operational mode. The control means (4, 5) also allows the D-type edge-triggered latch to have override asychronously set and/or reset control.

摘要翻译： 公开了一种具有系统操作和测试操作模式的电平敏感扫描设计可测试锁存电路装置。 该装置配置有第一组和第二组三个触发器（1,2,3，6,7,8）。 控制装置（4,5）允许在系统操作模式期间作为D型边缘触发锁存器的第一组触发器（1,2,3）的选择性操作，以及第一组触发器（1） 在测试操作模式期间作为三级移位寄存器（1，2; 3; 6，7，8）。 控制装置（4,5）还允许D型边沿触发锁存器被非同步设置和/或复位控制覆盖。