公开(公告)号：EP0276641A2

公开(公告)日：1988-08-03

申请号：EP87850323.4

申请日：1987-10-28

申请人： Cray Research, Inc.

发明人： Fromm, Eric C.

IPC分类号： H04L25/48

CPC分类号： H04L25/4902

摘要： A data modulation interface is provided for serial data transmission. A biphase signal is encoded with the binary bits of a parallel data word. The bits of the parallel data word are examined to determine whether there are more one bits or zero bits in the word. A polarity bit is provided in addition to the other bits to indicate which bit-state occurred most often. The biphase signal is modulated to create dif­ferent time intervals between phase reversals with one time interval corresponding to a bit-state of one and another time interval corresponding to a bit-state of zero. The shortest time interval is assigned to correspond to the bit-state occurring most often in the word so that the total time required to transmit each word is minimized. A time interval can be assigned to a sync signal transmitted after each parallel data word. A time interval can also be assigned to correspond to plural bit combinations so they can be represented by a single phase interval and transmitted quickly.

摘要翻译： 提供数据调制接口用于串行数据传输。 双相信号用并行数据字的二进制位进行编码。 检查并行数据字的位以确定字中是否有更多的一位或零位。 除了其他位之外还提供极性位以指示哪个位状态最常发生。 双相信号被调制以在相位反转之间产生不同的时间间隔，其中一个时间间隔对应于对应于零位的状态的一个位状态和另一个时间间隔。 分配最短时间间隔以对应于字中最常出现的位状态，使得发送每个字所需的总时间被最小化。 可以将时间间隔分配给在每个并行数据字之后发送的同步信号。 时间间隔也可以被分配以对应于多个比特组合，使得它们可以由单个相位间隔表示并且被快速发送。

公开(公告)号：EP0273234A2

公开(公告)日：1988-07-06

申请号：EP87117961.0

申请日：1987-12-04

申请人： Nokia Unterhaltungselektronik (Deutschland) GmbH

发明人： Mitschke, Helmut

IPC分类号： H04L25/48

CPC分类号： H04L25/4902

摘要： Ein Bussystem für einen seriellen Datenbus enthält eine Datenbitquelle (1), an deren Datenausgang (2) eine einzige Busleitung (3) angeschlossen ist. Eine Datenbitserie besteht aus einem Startbit und einer bestimmten Anzahl Datenbits: das Startbit mit einer fallenden Flanke, die Datenbits mit einer ansteigenden Flanke. Den Bitwert eines Datenbits kennzeichnet die Länge des Impulses, mit dem das Datenbit beginnt. Ein Befehlsdecoder (4) tastet jedes Datenbit mit einem in einer bestimmten Zählerstellung (z8) erzeugten Abtast­impuls eines Taktimpulszählers (10) ab, der von den Impulsen einer Taktimpulsquelle (11) fortgeschaltet wird und von einem Flankendetektor (12) gesteuert wird. Die zu den Abtastzeitpunkten in einen Datenbitspeicher (18) eingeschriebenen Datenbitwerte werden am Ende der Datenbitserie in einen Befehlsspeicher (20) in dem gespeicherten Befehl entsprechende Steuersignale (S7) umgesetzt. Für die Taktimpulsfrequenz der Taktimpuls­quelle (11) ist keine hohe Genauigkeit erforderlich.

摘要翻译： 该系统包括具有连接到其数据输出（2）的单个总线（3）的数据位源（1）。 数据位序列包括起始位和特定数量的数据位。 起始位具有后沿，数据位为前沿。 数据位的位值的特征在于数据位开始的脉冲长度。 指令译码器（4）用特定计数器读数（z8）产生的时钟脉冲计数器（10）的采样脉冲对每一位进行采样，该计数器由来自时钟脉冲源（11）的脉冲递增并由 边缘检测器（12）。 在采样时刻写入数据位存储器（18）的数据位值在指令存储器（20）中的数据位序列结束时被转换为对应于存储指令的控制信号（S7）。 时钟脉冲源（11）的时钟脉冲频率不需要精确定义。

公开(公告)号：EP0138346A3

公开(公告)日：1988-04-20

申请号：EP84305889

申请日：1984-08-29

申请人： NORTHERN TELECOM LIMITED

发明人： Thomas, Terence Neil ,  Hogeboom, John Gordon

IPC分类号： H03B05/36 ,  H03L07/06 ,  H04L25/48

CPC分类号： H04L7/033 ,  H03K3/0307 ,  H03L7/099

摘要： A variable oscillator, suitable for integration as part of a phase lock loop (PLL) clock source in a complementary metal oxide semiconductor (CMOS) integrated circuit, includes an amplifier and terminals for connection to a a tank circuit, for example a crystal resonator. A passive reactance is alternately coupled and decoupled in relation to the amplifier to cause oscillatory operation at lower and higher frequencies. In the CMOS circuit the reactance is conveniently provided by conductive layers of predetermined dimensions being carried by an oxide layer. Each layer provides a capacitive reactance which is arranged in series with a field effect defice being controlled by associated PLL control circuitry.

公开(公告)号：EP0112043A3

公开(公告)日：1985-11-27

申请号：EP83306906

申请日：1983-11-11

申请人： LOCKHEED ELECTRONICS COMPANY INC.

发明人： Yang, John Pao-An

IPC分类号： H04L25/48

CPC分类号： H04L25/4902

摘要： Binary data is transmitted as signals of two different pulsewidths to respectively represent logic "0" or "1 ". At the data receiver the ratio of the pulsewidths is converted into a corresponding voltage ratio, which, in turn, is applied through a voltage divider to develop clock- and data-control signals at two different levels. Switching devices are respectively actuated whenever the clock- and data-control signals reach preset voltage levels to respectively produce self-synchronized clock and data pulses corresponding to the received binary data.

公开(公告)号：EP0112043A2

公开(公告)日：1984-06-27

申请号：EP83306906.5

申请日：1983-11-11

申请人： LOCKHEED ELECTRONICS COMPANY INC.

发明人： Yang, John Pao-An

IPC分类号： H04L25/48

CPC分类号： H04L25/4902

摘要： Binary data is transmitted as signals of two different pulsewidths to respectively represent logic "0" or "1 ". At the data receiver the ratio of the pulsewidths is converted into a corresponding voltage ratio, which, in turn, is applied through a voltage divider to develop clock- and data-control signals at two different levels. Switching devices are respectively actuated whenever the clock- and data-control signals reach preset voltage levels to respectively produce self-synchronized clock and data pulses corresponding to the received binary data.

公开(公告)号：EP0068977A1

公开(公告)日：1983-01-05

申请号：EP82401094.6

申请日：1982-06-16

申请人： AUTOMOBILES PEUGEOT ,  AUTOMOBILES CITROEN

发明人： Gonzalez Alvarez-Campana, Manuel

IPC分类号： H04L25/48

CPC分类号： H04L25/4902

摘要： Le procédé de transmission de message sous forme codée binaire, en mode série asynchrone entre modules émetteurs récepteurs autonomes possédant des horloges et des dispotifs de synchronisation internes indépendants, s'applique à une organisation dans laquelle les modules sont reliés entre eux par une seule ligne de transmission. Le procédé selon l'invention consiste à appliquer sur la ligne de transmission une suite de signaux correspondant chacun à un état 0 ou 1 d'un digit du message à transmettre. Chaque signal a une durée déterminée fonction de l'état Z = 0 ou U = 1 du digit transmise. La reconnaissance par le récepteur de la suite des 0 ou des 1 du message transmis est effectuée par la mesure de la durée Z/E et U/E des signaux reçus à l'aide de la durée d'un signal étalon E transmis en même temps que le message par l'émetteur.
L'invention s'applique notamment à la réalisation des fonctions électriques d'un véhicule automobile.

摘要翻译： 1.一种用于在二进制码形式传送消息，在异步串联方式中，至少一个发射器 - 接收器模块和自主的发射机和/或它们通过单传输线互连的接收器模块，的序列的表示之间的过程 二进制数字0或消息1由应用而获得到Z的序列的传输线和U信号的每个分别对应于一个二进制数字0或反mitted消息1，每个Z或U信号具有预定持续时间的所有其 反式mitted数字0或1的功能，由反式mitted消息的0或1的序列的接收机的识别被通过Z或U信号的一个标准的信号e的反式mitted的持续时间的装置接收的持续时间的测量取得 在同一时间，通过所述发射机的所述消息，DASS所述模块都包括时钟和独立的内部同步的设备和的解码 由接收器接收到的消息是由后者由接收到的标准信号的持续时间来实现由每个接收的信号（Z，U）的持续时间的划分，每个所有被测量作为内部时钟的周期时间的函数 所述接收器。

公开(公告)号：EP1013038A1

公开(公告)日：2000-06-28

申请号：EP98912085.2

申请日：1998-03-27

申请人： SUN MICROSYSTEMS, INC.

发明人： DROST, Robert, J. ,  BOSNYAK, Robert, J.

IPC分类号： H04L25/48 ,  H03M5/12

CPC分类号： H04L25/4904 ,  H03H5/12

摘要： A decoder circuit for decoding phase-encoded digital data signals includes a timing circuit and a signal viewer circuit coupled to logic circuitry. The timing circuit uses an edge of a received phase-encoded digital data signal to indicate when to sample data from the received phase-encoded digital data signal in the signal viewer circuit. The logic circuitry determines the value encoded in the phase-encoded digital data signal based on the sampled data.

公开(公告)号：EP0875106A4

公开(公告)日：2000-05-10

申请号：EP96945127

申请日：1996-12-16

申请人： MOTOROLA INC

发明人： HULL ANDREW W

IPC分类号： H04B14/06 ,  H04L25/48 ,  H03H7/30 ,  H03H7/40 ,  H03K5/159

CPC分类号： H04B14/06

摘要： A self initialized coder and method thereof, the coder arranged and constructed for decoding an information stream (217), the coder including a buffer (301) for storing a portion (403) of the information stream, a controller (313) coupled to the buffer (301) for temporally reversing a first part (401) of the portion to provide a file header (415), and an adaptive decoder (213) having a state parameter, the adaptive decoder (213) coupled to the controller (313) and the buffer (301), for decoding the file header (415) to provide an estimate of the state parameter and thereafter for decoding, using the estimate, the portion (403) to provide a decoded signal.

公开(公告)号：EP0492569B1

公开(公告)日：1998-11-04

申请号：EP91122099.4

申请日：1991-12-23

申请人： ON TRACK INNOVATIONS LTD.

发明人： Bashan, Oded ,  Aduk, Moshe ,  Gilboa, Ronnie ,  Itay, Nehemya ,  Shure, Dubi

IPC分类号： G06K7/08 ,  G06K19/07 ,  H04L25/48

CPC分类号： G06K7/0008 ,  G06K19/0723

公开(公告)号：EP0805579A3

公开(公告)日：1998-09-23

申请号：EP97302618

申请日：1997-04-16

申请人： SWITCHED RELUCTANCE DRIVES LTD

发明人： SUGDEN DAVID MARK ,  ROBERTS ANDREW MARTIN

IPC分类号： H04L25/48 ,  H04L25/49

CPC分类号： H04L25/4902

摘要： A demodulator for a pulse width modulated signal comprises a counter arranged to count in one direction when the PWM signal is "high" and in the opposite direction when the PWM signal is "low" to arrive at a count representative of a duty cycle. As a result, a value representative of the duty ratio of the PWM signal can be obtained from the up/down counter. In a further embodiment, the up/down counter is clocked by the output of a frequency multiplier, the output of the frequency multiplier having a frequency determined by the pulse width modulated signal frequency multiplied by a predetermined factor. The value of the duty ratio of the PWM signal can then be found regardless of the frequency of the PWM signal.