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    VERFAHREN ZUR ANALOGEN ÜBERTRAGUNG BZW. SPEICHERUNG EINER DIGITALEN INFORMATION
    2.
    发明授权
    VERFAHREN ZUR ANALOGEN ÜBERTRAGUNG BZW. SPEICHERUNG EINER DIGITALEN INFORMATION 失效
    方法的模拟传输或 存储数字信息。

    公开(公告)号：EP0474710B1

    公开(公告)日：1994-04-13

    申请号：EP90908468.3

    申请日：1990-06-04

    申请人： H. u. C. Elektronik GmbH

    发明人： HANSEN, Jens

    IPC分类号： H04L23/02 ,  H04L25/48 ,  H03M5/14

    CPC分类号： H04L23/02 ,  H03M5/145 ,  H04L25/49

    摘要： In a process for analog transmission or storage of digital data, the digital data are imposed on a total train of oscillations produced by the cumulative superposition of several narrow-band partial trains of oscillations. The digital data are decomposed into partial data each containing several data bits and an amplitude value from a store of values containing a number of amplitude steps is imposed on each partial train of oscillations in function of the data bits of the partial data. The invention also concerns a circuit for carrying out this process.

    Procédé de codage d'un signal numérique, codeur et décodeur pour la mise en oeuvre de ce procédé, procédé de régénération et régénérateur correspondant
    4.
    发明公开
    Procédé de codage d'un signal numérique, codeur et décodeur pour la mise en oeuvre de ce procédé, procédé de régénération et régénérateur correspondant 失效
    编码的数字信号，编码器和解码器，用于执行该过程，再生过程和再生器为此方法。

    公开(公告)号：EP0419337A1

    公开(公告)日：1991-03-27

    申请号：EP90402557.4

    申请日：1990-09-17

    申请人： FRANCE TELECOM

    发明人： Pophillat, Lucien

    IPC分类号： H04B14/02 ,  H04L25/48

    CPC分类号： H04B14/026 ,  H04L25/4902

    摘要： Procédé de codage d'un signal numérique, codeur et décodeur pour la mise en oeuvre de ce procé­dé, procédé de régénération et régénérateur correspon­dant.
    Un détecte, à chaque temps bit, la présence éventuelle d'un motif binaire parmi un nombre quelcon­que n de motifs binaires comprenant au moins deux bits ; on divise ledit temps bit en n intervalles de temps égaux auxquels on associe n positions temporelles ; on établit une correspondance entre chacun des n motifs binaires et chacune des n positions temporelles ; on engendre, en cas de présence de l'un des n motifs binaires, une impulsion occupant une position temporelle correspondant audit motif binaire et on reporte la prochaine détection de présence éventuelle d'un motif binaire à partir du bit suivant le dernier bit dudit motif binaire dont la présence est détectée.
    Application à la transmission numérique.

    摘要翻译： 编码的数字信号，编码器和解码器，用于执行该方法，和再生方法和再生器之方法。 ... 使用每个比特时段中，从在二值模式，包括至少两个比特的任意数目n检测出的二进制模式的可能存在; 所述位周期被划分成与作为相关联的n的时间位置n个相等的时间间隔; 对应在各n个二进制图案和每个n个时间位置的之间建立 在事件所做的n个二进制模式中的一个存在，则生成占用的时间位置对应于所述的二进制模式和二进制模式的可能存在的下一个检测被从位以下的负载位结转的脉冲 所述二进制图案，其存在哪些检测到的。 ... 应用到数字传输。 ... ...

    Data coding interface
    5.
    发明公开
    Data coding interface 失效
    数据编码接口

    公开(公告)号：EP0276641A3

    公开(公告)日：1990-03-28

    申请号：EP87850323.4

    申请日：1987-10-28

    申请人： Cray Research, Inc.

    发明人： Fromm, Eric C.

    IPC分类号： H04L25/48

    CPC分类号： H04L25/4902

    摘要： A data modulation interface is provided for serial data transmission. A biphase signal is encoded with the binary bits of a parallel data word. The bits of the parallel data word are examined to determine whether there are more one bits or zero bits in the word. A polarity bit is provided in addition to the other bits to indicate which bit-state occurred most often. The biphase signal is modulated to create dif­ferent time intervals between phase reversals with one time interval corresponding to a bit-state of one and another time interval corresponding to a bit-state of zero. The shortest time interval is assigned to correspond to the bit-state occurring most often in the word so that the total time required to transmit each word is minimized. A time interval can be assigned to a sync signal transmitted after each parallel data word. A time interval can also be assigned to correspond to plural bit combinations so they can be represented by a single phase interval and transmitted quickly.

    Pulse width decoder for double frequency encoded serial data
    6.
    发明公开
    Pulse width decoder for double frequency encoded serial data 失效
    脉冲宽度解码器，用于双重频率编码的串行脉冲宽度解码器，用于双重频率编码的串行数据数据

    公开(公告)号：EP0140703A3

    公开(公告)日：1987-09-02

    申请号：EP84307462

    申请日：1984-10-30

    申请人： UNISYS CORPORATION

    发明人： Levy-Navarro, Bernardo ,  Sylvernale, Ensi P.

    IPC分类号： G11B20/14 ,  H03M05/12 ,  H04L25/48

    CPC分类号： G11B20/1419

    摘要： Disclosed is a pulse width decoder which receives a double frequency modulated (DFM) waveform and recovers therefrom the contained NRZ-L data and clock information. Basically, the decoder looks for long and short pulses in the DFM waveform. A long pulse is decoded as a «0», while a pair of short, opposite polarity pulses are decoded as a «1». In addition, in order to allow for pulse shortening in the DFM waveform, a short pulse followed by a long pulse is interpreted as a «1». The clock signal is primarily derived from two delayed versions of the DFM waveform to create one clock edge every bit time.

    Variable oscillator
    8.
    发明公开
    Variable oscillator 失效
    Verznderlicher Oszillator。

    公开(公告)号：EP0138346A2

    公开(公告)日：1985-04-24

    申请号：EP84305889.2

    申请日：1984-08-29

    申请人： NORTHERN TELECOM LIMITED

    发明人： Thomas, Terence Neil ,  Hogeboom, John Gordon

    IPC分类号： H03B5/36 ,  H03L7/06 ,  H04L25/48

    CPC分类号： H04L7/033 ,  H03K3/0307 ,  H03L7/099

    摘要： A variable oscillator, suitable for integration as part of a phase lock loop (PLL) clock source in a complementary metal oxide semiconductor (CMOS) integrated circuit, includes an amplifier and terminals for connection to a a tank circuit, for example a crystal resonator. A passive reactance is alternately coupled and decoupled in relation to the amplifier to cause oscillatory operation at lower and higher frequencies. In the CMOS circuit the reactance is conveniently provided by conductive layers of predetermined dimensions being carried by an oxide layer. Each layer provides a capacitive reactance which is arranged in series with a field effect defice being controlled by associated PLL control circuitry.

    摘要翻译： 适用于作为互补金属氧化物半导体（CMOS）集成电路中的锁相环（PLL）时钟源的一部分集成的可变振荡器包括用于连接到诸如晶体谐振器的电路的放大器和端子。 被动电抗相对于放大器交替耦合和解耦，以产生在较低和较高频率下的振荡操作。 在CMOS电路中，由氧化物层承载的预定尺寸的导电层方便地提供电抗。 每层提供容性电抗，该电抗与由相关的PLL控制电路控制的场效应相串联。

    DEVICE AND METHOD FOR DETECTING PCM UPSTREAM DIGITAL IMPAIRMENTS IN A COMMUNICATION NETWORK
    9.
    发明公开
    DEVICE AND METHOD FOR DETECTING PCM UPSTREAM DIGITAL IMPAIRMENTS IN A COMMUNICATION NETWORK 有权
    设备和检测方法的先前蒙受的数字PCM中的错误通信网络

    公开(公告)号：EP1042861A4

    公开(公告)日：2004-07-21

    申请号：EP98959517

    申请日：1998-11-19

    申请人： MOTOROLA INC

    发明人： KIM DAE-YOUNG

    IPC分类号： H04L1/00 ,  H04B3/46 ,  H04B14/04 ,  H04J3/12 ,  H04L25/03 ,  H04L25/48 ,  H04L25/49

    CPC分类号： H04J3/125 ,  H04B14/04 ,  H04L25/4927

    摘要： A device an method for detecting digital impairments affecting an upstream pulse code modulation (PCM) channel in a digital communication network (36), involves: receiving, by a digital PCM modem (38) interconnected to the digital communication network (36), a random sequence of digital values selected from a constellation of digital values transmitted over the upstream PCM channel of the digital communication network (36); establishing distributions of the received digital values, each distribution corresponding to one of a plurality of time intervals; and deriving from the distributions the types of robbed bit signaling and digital loss affecting the upstream PCM channel of the digital communication network (36) for each time interval.