公开(公告)号：EP1952380B1

公开(公告)日：2016-05-25

申请号：EP06844256.5

申请日：2006-11-02

申请人： Imagine Communications Corp.

发明人： DESCHAMP, Joseph

IPC分类号： G09G5/00 ,  H04N17/00 ,  G01R13/02 ,  G01R13/34 ,  G06F17/17 ,  H03H17/06

CPC分类号： G01R13/0272 ,  H03H17/028 ,  H03H17/0621 ,  H04N17/00

公开(公告)号：EP2684327A4

公开(公告)日：2014-08-20

申请号：EP11860283

申请日：2011-03-09

申请人： COMMW SCIENT IND RES ORG

发明人： HUANG XIAOJING ,  GUO YINGJIE JAY ,  ZHANG JIAN

IPC分类号： H04L27/00 ,  H03H17/02 ,  H03H17/06 ,  H04L25/03 ,  H04L25/14 ,  H04L27/26

CPC分类号： H04B1/0017 ,  H03H17/028 ,  H03H17/0642 ,  H04L25/03828 ,  H04L25/03834 ,  H04L25/03878 ,  H04L25/14 ,  H04L27/2628 ,  H04L27/2644 ,  H04L27/2649

公开(公告)号：EP1906527A2

公开(公告)日：2008-04-02

申请号：EP07018285.2

申请日：2007-09-18

申请人： Micronas GmbH

发明人： Petrov, Mihail

IPC分类号： H03H17/06

CPC分类号： H03H17/0685 ,  H03H17/0275 ,  H03H17/028 ,  H03H17/0657 ,  H03H2218/06

摘要： Die Erfindung bezieht sich auf ein Verfahren bzw. eine Vorrichtung zum polyphasigen Resampling mit einem Koeffizienten-Generator (11) zum Bereitstellen einer Vielzahl von Koeffizienten (C0, C1, ..., C5) und einer Interpolationsanordnung zum Durchführen des Resamplings mittels der Koeffizienten (C0 - C5) auf Eingangsdaten (Din; Yin, Uin, Vin) zur Bereitstellung dem Resampling unterzogener Ausgangsdaten (Dout; Yout, Uout, Vout). Bevorzugt ist dabei, wenn der Koeffizienten-Generator (11) ausgebildet und/oder angesteuert ist zum Bereitstellen der Koeffizienten (C0 - C5) für das Resampling als linear interpolierte Koeffizienten. Vorteilhaft wird insbesondere, dass eine Vielzahl von zumindest zwei Daten-Interpolationsfiltern zum Interpolieren einer entsprechenden Anzahl von parallelen Eingangsdaten (Yin, Uin, Vin) bereitgestellt ist, wobei die Koeffizienten (C0 - C5) jedem der Daten-Interpolationsfilter angelegt werden.

摘要翻译： 该装置具有用于产生多个系数（C0至C5）的系数发生器（11）。 形成和控制系数发生器以产生用于重采样的线性内插系数的系数。 提供两个数据插值滤波器的倍数来内插相应数量的并行输入数据（殷，in，Vin）。 多相重采样方法中还包括独立权利要求。

公开(公告)号：EP1727283A1

公开(公告)日：2006-11-29

申请号：EP06300498.0

申请日：2006-05-19

申请人： Anagram Technologies SA

发明人： HEEB, Thierry

IPC分类号： H03H17/06

CPC分类号： H03H17/028 ,  H03H17/0628

摘要： L'invention concerne un procédé de conversion de fréquence d'échantillonnage de rapport prédéterminé entre une fréquence d'entrée ( Fsin ) et de sortie ( Fsout ). Il comprend une phase d'initialisation (40-44) de configuration sélective, en fonction du rapport de conversion, d'un filtre de sous-échantillonnage et d'un filtre passe-bande, et une phase en temps réel comprenant les étapes de sous-échantillonnage sélectif (45), de sur-échantillonnage par un facteur deux et de filtrage passe-bande sélectif (46), de sur-échantillonnage par un facteur soixante-quatre (47) et d'interpolation polynomiale de type "B-Spline" quadratique (48).
L'invention concerne aussi un dispositif (4) pour la mise en oeuvre du procédé.

摘要翻译： 该方法包括：如果k大于0，则将子采样滤波器应用于输入信号2k>，以产生中间信号。 带通滤波器，例如 有限脉冲响应滤波器如果k大于或等于0则被应用于中间信号，并且如果k小于0则产生短路，以产生另一个中间信号。 后一中间信号通过预设因数L进行二次采样以获得第三中间信号。 将数字数据插值步骤应用于第三中间信号，以采样率产生输出信号。 还包括用于实现采样率转换方法的设备的独立权利要求。

公开(公告)号：EP1681766A1

公开(公告)日：2006-07-19

申请号：EP06300003.8

申请日：2006-01-02

申请人： Thomson Licensing

发明人： Lo Muzio, Pierluigi ,  Schemmann, Heinrich

IPC分类号： H03H17/06

CPC分类号： H03H17/0275 ,  H03H17/028 ,  H03H17/0628

摘要： The invention relates to an asynchronous sample rate converter (ASRC) for the conversion of the sample rate of digital data such as audio data or video data.
In the case of high over-sampling or sub-sampling factors an ASRC becomes quite complex. It is an object of the invention to provide an ASRC with a simplified design for such purposes.
It is suggested to use an ASRC which has a n-tap polyphase filter, whereby a computational entity performs a polynomial computation of the filter coefficients. The attenuation at the notch frequencies is best when using a Parzen window or a quadratic window.

摘要翻译： 本发明涉及用于转换诸如音频数据或视频数据的数字数据的采样率的异步采样率转换器（ASRC）。 在高采样或次采样因素的情况下，ASRC变得相当复杂。 本发明的目的在于为ASRC提供简化的设计用于此目的。 建议使用具有n抽头多相滤波器的ASRC，由此计算实体执行滤波器系数的多项式计算。 在使用Parzen窗口或二次窗口时，陷波频率处的衰减最好。

公开(公告)号：EP1669994A1

公开(公告)日：2006-06-14

申请号：EP04788453.1

申请日：2004-09-29

申请人： SONY CORPORATION

发明人： HIGASHINO, Satoru

IPC分类号： G11B20/10 ,  H03H17/00 ,  H03H17/02 ,  H04L25/497 ,  H04L7/033

CPC分类号： H04L7/0029 ,  G11B20/10009 ,  G11B2020/1288 ,  G11B2220/2541 ,  H03H17/028

摘要： An ITR (Interpolated Timing Recovery) data reproducing apparatus capable of acquiring an excellent reproduction output waveform with less distortion and updating sampling timing at high speed with a simple configuration is provided. Each sampling period (Ts) of a desired interpolation function f(t) is split into a plurality of periods, linear interpolation is performed for each of the split periods, and data at each interpolation point within each of the split periods is calculated. In addition, only a binary integer representation part is extracted as a quotient obtained by performing integer division of sampling timing for a sampling period, and only input sampling data (Ds) for a number of the binary integer representation part is captured into an interpolation filter to operate a pipeline. Only a binary fraction representation part is extracted as a remainder obtained by performing integer division of the sampling timing for the sampling period, and a tap coefficient of the interpolation filter is determined in accordance with the extracted value, which is used as sampling timing (µk).

摘要翻译： 提供了能够以简单的配置获得具有较小失真的优异的再现输出波形和以高速更新采样定时的ITR（内插时序恢复）数据再现装置。 期望内插函数f（t）的每个采样周期（Ts）被分割为多个周期，对于每个分割周期执行线性内插，并且计算每个分割周期内的每个内插点处的数据。 另外，只有二进制整数表示部分被提取为通过对采样周期执行采样定时的整数除法而获得的商，并且仅将二进制整数表示部分的数量的输入采样数据（Ds）捕获到插值滤波器 操作管道。 仅提取二进制分数表示部分作为通过对采样周期进行采样定时的整数除法获得的余数，并且根据提取的值确定内插滤波器的抽头系数，该抽取系数用作采样定时（μk ）。

公开(公告)号：EP1187334A4

公开(公告)日：2003-03-12

申请号：EP00981754

申请日：2000-12-15

申请人： SAKAI YASUE

发明人： KOYANAGI YUKIO

IPC分类号： H03M1/66 ,  H03H17/06 ,  H03M3/02 ,  H03M3/04

CPC分类号： H03H17/028 ,  H03H17/0657 ,  H03M3/508

摘要： An oversampling circuit and a digital/analog converter which have small circuit scales and the component costs of which are reduced. The oversampling circuit comprises a multiplying section (1), four data holding sections (2-1 to 2-4), four data selectors (3-1 to 3-4), an adding section (4), and two integrating circuits (5-1, 5-2). Input data is multiplied by four multiplicators by the multiplying section (1), and four multiplication results are held, as one set, in the data holding sections. The data selector reads out the data held in the four data holding sections in a predetermined order and generates step function data. The adding section adds the values of the four step functions outputted from the respective data selectors, and then digital integrating operations corresponding to the sum are carried out by means of two integrating circuits.

摘要翻译： 一个过采样电路和一个数字/模拟转换器，其电路规模较小，其组件成本降低。 过采样电路包括乘法部分（1），四个数据保持部分（2-1至2-4），四个数据选择器（3-1至3-4），加法部分（4）和两个积分电路 5-1,5-2）。 输入数据由乘法部分（1）乘以四个乘法器，并且在数据保持部分中将四个乘法结果保持为一组。 数据选择器以预定的顺序读出保存在四个数据保存部分中的数据并产生步骤功能数据。 加法部分将从各个数据选择器输出的四个阶梯函数的值相加，然后通过两个积分电路执行对应于该和的数字积分运算。

公开(公告)号：EP1187333A4

公开(公告)日：2003-03-12

申请号：EP00981753

申请日：2000-12-15

申请人： SAKAI YASUE

发明人： KOYANAGI YUKIO

IPC分类号： G11B20/10 ,  H03H17/00 ,  H03H17/06 ,  H03M3/02 ,  H03M3/04

CPC分类号： H03H17/028 ,  H03M3/508

摘要： An oversampling circuit and a digital/analog converter which have small circuit scales and the component costs of which are reduced. The oversampling circuit comprises four D flip-flops (10-1 to 10-4), four multipliers (12-1 to 12-4), three adders (14-1 to 14-3), and two integrating circuits (16-1, 16-2). Input data is fed sequentially to the four D flip-flops and held therein. The multipliers multiply the data held in the respective D flip-flops by different multiplicators in the first half and second half of one clock period, and the multiplication results are added by the three adders. Furthermore, two digital integrating operations corresponding to the sum are carried out by means of the two integrating circuit.

公开(公告)号：EP0998786A2

公开(公告)日：2000-05-10

申请号：EP99911973.8

申请日：1999-04-15

申请人： Koninklijke Philips Electronics N.V.

发明人： PUTZEYS, Bruno, J., G.

IPC分类号： H03H17/06

CPC分类号： H03H17/028 ,  H03H17/0628

摘要： A sample rate converter for converting the sampling frequency of an input signal from a first frequency to a second frequency. Such a sample rate converter uses interpolation means and a phase locked loop receiving the first and the second sampling frequency. The invention provides a sample rate converter which uses interpolation means implemented as polynomial interpolation means.

公开(公告)号：EP0696848B1

公开(公告)日：2000-04-05

申请号：EP94112339.0

申请日：1994-08-08

申请人： Micronas Intermetall GmbH

发明人： Menkhoff, Andreas, Dipl-Ing. ,  Temerinac, Miodrag, Dr. ,  Witte, Otto, Dipl.-Ing. ,  Winterer, Martin, Dipl.-Phys.

IPC分类号： H03H17/06

CPC分类号： H03H17/028 ,  H03H17/0642