公开(公告)号：EP0131417B1

公开(公告)日：1987-09-09

申请号：EP84304453.8

申请日：1984-06-29

申请人： UNISYS CORPORATION

发明人： Sheth, Jayesh Vrajlal

IPC分类号： G06F3/06 ,  G06F13/12

CPC分类号： G06F3/0601 ,  G06F13/124 ,  G06F2003/0698

公开(公告)号：EP0130813B1

公开(公告)日：1987-09-09

申请号：EP84304454.6

申请日：1984-06-29

申请人： UNISYS CORPORATION

发明人： Sheth, Jayesh Vrajlal

IPC分类号： G06F3/06 ,  G06F13/12

CPC分类号： G06F3/0601 ,  G06F13/124 ,  G06F2003/0698

公开(公告)号：EP0231595A2

公开(公告)日：1987-08-12

申请号：EP86308824.1

申请日：1986-11-12

申请人： DATA GENERAL CORPORATION

发明人： Wagner, Eric M. ,  Kiernicki, Martin ,  Freeman, John L.

IPC分类号： G06F13/12 ,  G06F13/18 ,  G06F3/06

CPC分类号： G06F3/0601 ,  G06F13/124 ,  G06F13/18 ,  G06F2003/0692

摘要： An input/output controller (39) is provided in a data processing system having a local memory bus (37), a main memory (35) coupled to this bus and a host central processing unit (33) also coupled to the bus. The input/output controller (39) interfaces a plurality of input/output devices to the local memory bus (37) and includes a plurality of input/output device controllers (41,43,45), each adapted to be connected to at least one input/output device. A single microprocessor (49) manages the operations of the input/output controller (39) and a single buffer memory (47) stores a program of instructions for the microprocessor and temporarily stores data passing to or from the input/output devices. A gate array (51) for interfaces the input/output device controllers (41,43,45) to the local memory bus (37).

摘要翻译： 输入/输出控制器（39）设置在具有本地存储器总线（37），耦合到该总线的主存储器（35）和还耦合到总线的主机中央处理单元（33）的数据处理系统中。 输入/输出控制器（39）将多个输入/输出设备连接到本地存储器总线（37），并且包括多个输入/输出设备控制器（41,43,45），每个输入/输出设备控制器适于至少连接 一个输入/输出设备。 单个微处理器（49）管理输入/输出控制器（39）的操作，并且单个缓冲存储器（47）存储用于微处理器的指令程序，并且临时存储传送到输入/输出设备或从输入/输出设备传送的数据。 一个用于将输入/输出设备控制器（41,43,45）连接到本地存储器总线（37）的门阵列（51）。

公开(公告)号：EP0055763A4

公开(公告)日：1986-02-20

申请号：EP81902109

申请日：1981-07-02

申请人： NCR CORP

发明人： CHARI VENU ,  DUKE JACK RONALD

IPC分类号： G06F13/00 ,  G06F13/12 ,  G06F13/22 ,  H04L29/04

CPC分类号： G06F13/22 ,  G06F13/124

摘要： A data processing system including processing elements (22) and a central memory (10) has an input/output system for handling high data flow rates comprising an I/O processor (23) providing serial lines (31) to a plurality of peripheral subsystems (30), the I/O processor comprising a dynamic channel exchange coupling the serial lines to at least one serial channel processor (20). Processor (20) includes arithmetic logic means, a scratch-pad, a buffer for data transfer between the dynamic channel exchange and the central memory, and a control store having a plurality of routines for implementing a method of communication between the I/O processor and the peripheral subsystems. The method of communication involving polling the ith serial channel for a peripheral ready indication, establishing a message exchange for communication if a peripheral ready indication is detected, checking for a processor element request for communication with a peripheral subsystem, and providing a message exchange for an initial communication across the corresponding bit line to the peripheral subsystem.

公开(公告)号：EP0165915A2

公开(公告)日：1985-12-27

申请号：EP85850168.7

申请日：1985-05-13

申请人： CRAY RESEARCH, INC.

发明人： Halford, Robert James

IPC分类号： G06F13/12 ,  G06F13/28

CPC分类号： G06F13/122 ,  G06F13/124 ,  G06F13/28 ,  G06F13/4022

摘要： A peripheral interface system is disclosed. An input-output processor is provided to receive input-output commands from a central processing unit. Up to four multiplexing units may be connected to the input-output processor, with each multiplexing unit providing an interface for up to four controller units, which may be used to control a peripheral device. The multiplexing unit includes a pair of data buffers, each with its own addressing circuit, and each functionally divided into four storage areas, each storage . area providing four registers to store four parcels of data. Data is transferred between the input-output processor and ' the controller units by filling the storage area in a buffer from the local memory of the input-output processor in a serial fashion over a DMA channel provided between the multiplexer and the local memory. Data transferred from the storage area in the multiplexer to a controller is sent one parcel every four clock periods, according to a scanner/time slot synchronization scheme between the multiplexer and the up to four controllers which may be connected thereto. Similarly, data parcels are transferred from the controller to the multiplexer on a scanner/time slot basis, and from the storage area of the multiplexer to the memory in a serial, consecutive fashion over the DMA channel. In operation, the buffers of the multiplexer are alternately filled and emptied such that one may be filling while the other one is emptying. A pair of buffers are also provided in the controller unit, which also may be alternately filled and emptied as between the peripheral device and the multiplexer.

摘要翻译： 公开了一种外围接口系统。 提供输入输出处理器以从中央处理单元接收输入 - 输出命令。 多达四个复用单元可以连接到输入输出处理器，每个复用单元提供用于多达四个控制器单元的接口，其可以用于控制外围设备。 复用单元包括一对数据缓冲器，每一个具有自己的寻址电路，并且每个功能上划分为四个存储区域，每个存储区域提供四个寄存器来存储四个数据包。 通过在多路复用器和本地存储器之间提供的DMA通道上以串行方式填充来自输入输出处理器的本地存储器的缓冲器中的存储区域，数据在输入输出处理器和控制器单元之间传送。 根据多路复用器与可连接到多路复用器的多达四个控制器之间的扫描器/时隙同步方案，每四个时钟周期将一个从复用器中的存储区传送到控制器的数据被发送一个包裹。 类似地，数据包在扫描器/时隙基础上从控制器传送到多路复用器，并且通过DMA通道以串行连续的方式从复用器的存储区域传送到存储器。 在操作中，多路复用器的缓冲器被交替地填充和排空，使得可以填充另一个的缓冲器。 在控制器单元中还提供一对缓冲器，也可以在外围设备和多路复用器之间交替地填充和清空。

公开(公告)号：EP0055374A3

公开(公告)日：1984-09-05

申请号：EP81109156

申请日：1981-10-29

申请人： International Business Machines Corporation

发明人： Norgren, Kent Steven ,  Vogelsberg, Robert Eric ,  Bushaw, Kenneth Allen ,  Woodward, Milton Holloway ,  Rackley, Darwin Preston

IPC分类号： G06F03/04 ,  G06F15/10

CPC分类号： G06F13/18 ,  G06F12/0284 ,  G06F13/124

摘要： As an example of a peripheral processing complex coupled to a central processor, there is disclosed a document distribution terminal which can be required to process large volumes of data. To do this rapidly and efficiently, the terminal (10 to 16) is organized to process all of the data in specialized peripheral devices (12 to 15). The supervising central processing unit (20) controls the terminal but does not perform any data processing. The functions of entering data, scanning documents, encrypting data, compressing data, transceiving data, decompressing data, decrypting data and printing data are all performed in parallel by specialized devices working directly with a shared memory (16). A peripheral processing controller (10) initialized by the central processing unit controls time-shared access to the memory by the specialized devices, incorporates the memory address registers of the devices 12 to 15 and processes the modification of the contents thereof to attain parallel and sequential processing of the data in shared storage by the initialized devices in a mode selected by the central processing unit.

公开(公告)号：EP0109308A2

公开(公告)日：1984-05-23

申请号：EP83306967.7

申请日：1983-11-15

申请人： UNISYS CORPORATION

发明人： Sheth, Jayesh V.

IPC分类号： G06F13/28 ,  G06F13/12

CPC分类号： G06F3/0601 ,  G06F13/124 ,  G06F13/28 ,  G06F2003/0691

摘要： A system is disclosed which is usable to monitor data-being-transferred in terms of blocks (512 bytes or 256 words) wherein the data-being-transferred is temporarily stored in a RAM buffer memory. Thus, data blocks being transferred from a main host computer to a peripheral terminal unit (as a magnetic tape unit) via a Tape Control Unit (TCU) can be monitored to indicate, at certain intervals, the balance of data residing in the buffer memory during moments between cycles where data has been shifted into and/or shifted out of the buffer memory.

摘要翻译： 公开了一种系统，其可用于监视正在传送的数据（512字节或256字）的数据，其中正被传送的数据被临时存储在RAM缓冲存储器中。 因此，可以监视经由磁带控制单元（TCU）从主主机传输到外围终端单元（作为磁带单元）的数据块，以一定间隔指示驻留在缓冲存储器中的数据的平衡 在数据已被移入和/或移出缓冲存储器的周期之间的时刻。

公开(公告)号：EP0049159A2

公开(公告)日：1982-04-07

申请号：EP81304502.8

申请日：1981-09-29

申请人： Honeywell Information Systems Inc.

发明人： Yu, Kin C. ,  Goss, Gary J.

IPC分类号： G06F3/04

CPC分类号： G06F13/4226 ,  G06F13/124 ,  G06F13/4022

摘要： A data processing system includes a CPU2, a main memory (4) subsystem, and a communication subsystem (8) all coupled to a system bus (16). Subsystems communicate with each other during asynchronously generated information bus transfer cycles. Each one of the subsystems receives information by providing any one of three signal responses including a positive acknowledge (immediate response), a negative acknowledge (the unit is busy), and a quasi-negative response (the unit will probably be ready soon). To expedite the response in the case of the transfer over the system bus of an input/output order from the central processing subsystem to the communication subsystem, the bus interface 30 in the communication system stores a positive acknowledge or a negative acknowledge signal for each communication channel. The signal is set to indicate a negative acknowledge when the previous input/ output order filled the last communication control block. The signal is set to indicate a positive acknowledge when the previous input/output order emptied the communication control block.

公开(公告)号：EP0010135A1

公开(公告)日：1980-04-30

申请号：EP79103073.7

申请日：1979-08-21

申请人： SIEMENS AKTIENGESELLSCHAFT

发明人： Rensch, Veit, Dipl.-Ing. ,  Rubner, Wolfgang, Dipl.-Ing.

IPC分类号： G06F3/04

CPC分类号： G06F13/124

摘要： Die Erfindung bezieht sich auf eine mikroprogrammgesteuerte Ein-/Ausgabeeinrichtung (I/O) und auf ein Verfahren zum Durchführen von Ein-/Ausgabeoperationen. In der Ein- / Ausgabeeinrichtung teilen sich Mikroprozessoren (AVP, DVP) in die Verarbeitung der Einzelfunktionen bei Ein- / Ausgabetransfer. Ein Auftragsverwaltungsprozessor (AVP) übernimmt die Systemfunktionen, d.h. insbesondere die Steuerung der Schnittstelle zum Hauptspeicher (MM) des datenverarbeitenden Systems. Er überträgt aus dem Hauptspeicher (MM) nach Anforderung durch die zentrale Verarbeitungseinrichtung (CPU) die Ausgangsparameter und die ersten Befehle eines adressierten Kanalprogrammes in einen Lokalspeicher (LS) und aktiviert einen Datenverwaltungsprozessor (DVP). Dieser übernimmt die Funktionen zum Steuern der Schnittstelle zur Peripherie. Er liest dazu den ersten Kanalbefehl aus dem Lokalspeicher (LS) und wickelt den Datenverkehr in Zusammenarbeit mit Steuerungen der Ein-Ausgabekanäle (CH1 ... CHn) befehlsweise ab. Dabei fordert er während derAufbereitung eines neuen Kanalbefehles jeweils den Auftragsverwaltungsprozessor (AVP) auf, den nächsten Kanlbefehl im voraus bereitzustellen. Am Ende eines Ein-/Ausgabetransfers sichert er die Zustandsinformation im Lokalspeicher (LS) und übergibt dem Datenverwaltungsprozessor (DVP) eine Endeanforderung. Dieser speichert daraufhin die Zustandsinformation im Hauptspeicher (MM) und überträgt an die zentrale Verarbeitungseinheit (CPU) die Endeanforderung.
Die Erfindung eignet sich insbesondere für leistungsstarke Datenverarbeitungssysteme mit einer Vielzahl von peripheren Geräten und damit von umfangreichem Ein- / Ausgabeverkehr.

摘要翻译： 1.微程序来控制输入/ ouptut设备（I / O），其包括经由本地存储（LS）和在哪家合作微处理器复数，由数据处理系统的中央处理装置（CPU）来触发，输入/输出 传输通过内部接口向主存储器（MM），并经由外部接口的外围设备控制单元中的多个被经由设有自己的信道控制单元（CH1至CHN）通道连接自动地执行，在DASS特点死微处理器 除了信道控制单元（CH1 ... CHN）用于控制的实施中提供和监测功能和哪些（DVP，AVP）哪个自动操作可以访问彼此的主存储器（MM）unabhängig经由公共 的，他们被分配的功能，运行过程中接口控制单元（STEM）做下的微处理器（AVF）的一个功能需要管理的作用，尤其是在启动和 的输入/输出传输的（结论，和至少一个其它下微处理器（DVP）的取数据管理中的作用，特别是信道控制单元CH1之间（至CHn的实际数据交换的控制）和主存储 MM），确实为了做的子功能可以由一个微处理器被传递（例如 AVP）到另一个（例如，DVP），反之亦然（在在所述数据传输的特定进度依赖性，只对目的所需的控制数据的项目是在转移区LS3，LS4）本地存储的（可用 LS）所有这些是常见的两个微处理器（AVP，DVP），和“那个”，以便由微处理器（DVP），它执行数据传输时，在particulare在命令链的情况下，维护信道命令的连续处理，论文是 在本地存储（LS）提供已预先读出，并通过另一个处理器（AVP）来制备。

公开(公告)号：EP4099176B1

公开(公告)日：2024-10-02

申请号：EP22176255.2

申请日：2022-05-30

IPC分类号： G06F13/40 ,  G06F13/28 ,  G06F13/12

CPC分类号： G06F13/404 ,  G06F13/28 ,  G06F13/124