利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

101 条记录 (耗时 0.027 秒)

    FIFO LOAD INSTRUCTION
    83.
    发明授权
    FIFO LOAD INSTRUCTION 有权
    FIFO加载指令

    公开(公告)号：EP2761434B1

    公开(公告)日：2017-06-14

    申请号：EP12783712.8

    申请日：2012-09-30

    申请人： Qualcomm Incorporated

    发明人： ZENG, Mao ,  CODRESCU, Lucian ,  PLONDKE, Erich James ,  INGLE, Ajay Anant

    IPC分类号： G06F9/30

    CPC分类号： G06F9/3004 ,  G06F9/30032 ,  G06F9/30043

    摘要： An instruction identifies a register and a memory location. Upon execution of the instruction by a processor, an item is loaded from the memory location and a shift and insert operation is performed to shift data in the register and to insert the item into the register.

    摘要翻译： 一条指令标识一个寄存器和一个存储器位置。 在处理器执行指令后，从存储器位置加载项目，并执行移位和插入操作以移位寄存器中的数据并将项目插入寄存器。

    PARALLELIZATION OF SCALAR OPERATIONS BY VECTOR PROCESSORS USING DATA-INDEXED ACCUMULATORS IN VECTOR REGISTER FILES, AND RELATED CIRCUITS, METHODS, AND COMPUTER-READABLE MEDIA
    84.
    发明公开
    PARALLELIZATION OF SCALAR OPERATIONS BY VECTOR PROCESSORS USING DATA-INDEXED ACCUMULATORS IN VECTOR REGISTER FILES, AND RELATED CIRCUITS, METHODS, AND COMPUTER-READABLE MEDIA 审中-公开
    并行化标量操作BY向量处理器与向量寄存器文件中的数据INDEXED电池及相关电路，方法和计算机可读介质

    公开(公告)号：EP3172659A1

    公开(公告)日：2017-05-31

    申请号：EP15739106.1

    申请日：2015-06-26

    申请人： Qualcomm Incorporated

    发明人： CODRESCU, Lucian ,  MAHURIN, Eric, Wayne

    IPC分类号： G06F9/30

    摘要： Parallelization of scalar operations by vector processors using data-indexed accumulators in vector register files, related circuits, methods, and computer-readable media are disclosed. In one aspect, a vector processor comprises a vector register file providing a plurality of write ports and a plurality of vector registers each providing a plurality of accumulators. The vector processor receives an input data vector. For each of the plurality of write ports, the vector processor executes vector operation(s) for accessing an input data value of the input data vector, and determining, based on the input data value, a register index for a vector register among the plurality of vector registers, and an accumulator index for an accumulator among the plurality of accumulators of the vector register. Based on the register index, a register value is retrieved from the register index, and a scalar operation is performed based on the register value and the accumulator index.

    摘要翻译： 通过在矢量寄存器文件，相关电路，方法和计算机可读介质中使用的数据索引累加器向量处理器标量运算的并行化是游离缺失盘。 在一个方面，一个矢量处理器包括提供的写端口多个部分并加以矢量的多个A矢量寄存器文件寄存器各自提供蓄电池的复数。 矢量处理器接收对输入数据矢量。 对于每个写端口的多个，矢量处理器，用于访问与输入数据向量的输入数据值，和确定性采矿，基于输入数据值，针对所述多个中的矢量寄存器中的寄存器索引执行向量运算（S） 矢量的寄存器，并且到累加器指数在蓄能器中的矢量寄存器的累加器的多元性之间。 基于寄存器索引，寄存器值是从寄存器索引检索，并且标量手术是基于寄存器值和蓄能器索引进行。

    DEDICATED ARITHMETIC ENCODING INSTRUCTION
    85.
    发明公开
    DEDICATED ARITHMETIC ENCODING INSTRUCTION 审中-公开
    DEDIZIERTE ARITHMETISCHE CODIERUNGSANWEISUNG

    公开(公告)号：EP3149947A1

    公开(公告)日：2017-04-05

    申请号：EP15724831.1

    申请日：2015-04-30

    申请人： Qualcomm Incorporated

    发明人： ZHOU, Bo ,  ZENG, Mao ,  PLONDKE, Erich James ,  CODRESCU, Lucian ,  XIAO, Shu ,  DU, Junchen ,  JALIL, Suhail

    IPC分类号： H04N19/91 ,  G06F9/30 ,  G06F9/38

    摘要： A method includes executing, at a processor, a dedicated arithmetic encoding instruction. The dedicated arithmetic encoding instruction accepts a plurality of inputs including a first range, a first offset, and a first state and produces one or more outputs based on the plurality of inputs. The method also includes storing a second state, realigning the first range to produce a second range, and realigning the first offset to produce a second offset based on the one or more outputs of the dedicated arithmetic encoding instruction.

    摘要翻译： 一种方法包括在处理器处执行专用算术编码指令。 专用算术编码指令接受包括第一范围，第一偏移和第一状态的多个输入，并且基于多个输入产生一个或多个输出。 该方法还包括存储第二状态，重新对准第一范围以产生第二范围，以及基于专用算术编码指令的一个或多个输出重新对准第一偏移以产生第二偏移。

    DATA CACHE WAY PREDICTION
    90.
    发明公开
    DATA CACHE WAY PREDICTION 有权
    PFADVORAUSSAGEFÜREINEN DATENCACHE

    公开(公告)号：EP2946285A1

    公开(公告)日：2015-11-25

    申请号：EP14701881.6

    申请日：2014-01-10

    申请人： Qualcomm Incorporated

    发明人： SASSONE, Peter G. ,  VENKUMAHANTI, Suresh K. ,  CODRESCU, Lucian

    IPC分类号： G06F9/38

    CPC分类号： G06F12/0864 ,  G06F9/3455 ,  G06F9/3832 ,  G06F2212/6082

    摘要： In a particular embodiment, a method includes identifying one or more way prediction characteristics of an instruction. The method also includes selectively reading, based on identification of the one or more way prediction characteristics, a table to identify an entry of the table associated with the instruction that identifies a way of a data cache. The method further includes making a prediction whether a next access of the data cache based on the instruction will access the way.

    摘要翻译： 在特定实施例中，一种方法包括识别指令的一种或多种方式预测特性。 该方法还包括基于一种或多种方式预测特征的识别来选择性地读取表，以识别与标识数据高速缓存的方式的指令相关联的表的条目。 该方法还包括基于该指令来预测数据高速缓存的下一次访问是否将访问的方式。