公开(公告)号：EP0157799A1

公开(公告)日：1985-10-16

申请号：EP84903393.0

申请日：1984-09-04

申请人： AT&T Corp.

发明人： BANU, Mihai

IPC分类号： G01R19 ,  G06G7 ,  H03F3

CPC分类号： H03F3/45183 ,  G06G7/14 ,  H03F3/45659 ,  H03F2203/45214 ,  H03F2203/45401 ,  H03F2203/45648 ,  H03F2203/45711

摘要： Un détecteur de mode commun (10) servant à produire une tension de sortie (VA + VB)/2 en réponse aux tensions d'entrée VA et VB contient une paire de transistors MOS (MA et MB) reliés en série entre une paire de terminaux d'entrée A et B auxquels doivent être appliquées les tensions d'entrée (VA et VB). Un chemin séparé de réaction va de chaque terminal d'entrée (A, B) par l'intermédiaire d'un dispositif de charge séparé (LA2, LB2) jusqu'à un terminal de commande de porte du transistor MOS respectif (MA, MB) et un autre chemin séparé de réaction va de chaque terminal d'entrée (A, B) au travers d'un autre dispositif de charge séparé (LA3, LB3) vers un terminal de substrat (SA, SB) des transistors MOS respectifs. De la sorte, les chemins de réaction respectifs délivrent aux terminaux de porte respectifs des signaux respectifs égaux à (VDD + VA)/2 et (VDD + VB)/2, respectivement, tandis que les autres chemins de réaction délivrent aux substrats des transistors MOS respectifs (MA, MB) des tensions respectives de polarisation de substrat égales à (VSS + VA)/2 et (VSS + VB)/2, la tension de mode commun (VA + VB)/2 étant développée en un point nodal (AB) situé entre la paire de transistors MOS (MA, MB).

公开(公告)号：EP0157799B1

公开(公告)日：1988-03-02

申请号：EP84903393.1

申请日：1984-09-04

申请人： AT&T Corp.

发明人： BANU, Mihai

IPC分类号： H03F3/45 ,  G06G7/14

CPC分类号： H03F3/45183 ,  G06G7/14 ,  H03F3/45659 ,  H03F2203/45214 ,  H03F2203/45401 ,  H03F2203/45648 ,  H03F2203/45711

摘要： A common mode detector (10) for producing an output voltage (VA + VB)/2 in response to input voltages VA and VB contains a pair of MOS transitors (MA and MB) connected in series between a pair of input terminals A and B to which the input voltages (VA and VB) are to be applied. A separate feedback path runs from each input terminal (A, B) through a separate load device (LA2, LB2) to a gate control terminal of the respective MOS transistor (MA, MB) and a separate other feedback path runs from each input terminal (A, B) through a separate other load device (LA3, LB3) to a substrate terminal (SA, SB) of the respective MOS transistors. In this way, the respective feedback paths deliver to the respective gate terminals respective voltages equal to (VDD + VA)/2 and (VDD + VB)/2, respectively, while the other feedback paths deliver to the substrates of the respective MOS transistors (MA, MB) respective substrate bias voltages equal to (VSS + VA)/2 and (VSS + VB)/2, whereby the common mode voltage (VA + VB)/2 is developed at a node (AB) between the pair of MOS transistors (MA, MB).