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1.发明授权Verfahren zur Herstellung einer Halbleiteranordnung mit komplementären Transistoren 失效制造包括补充晶体管的半导体器件的方法
公开(公告)号：EP0017021B1
公开(公告)日：1983-07-13
申请号：EP80101236.0
申请日：1980-03-11
CPC分类号： H01L29/7308 , H01L27/0826 , H01L29/47
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2.发明授权Verfahren zum Herstellen einer integrierten logischen Schaltung mit bipolaren Transistoren und integrierte Schaltung hergestellt nach diesem Verfahren. 失效用于形成包含双极晶体管的集成逻辑电路的过程，以及由该过程形成的集成电路。
公开(公告)号：EP0000114B1
公开(公告)日：1980-04-30
申请号：EP78100005.4
申请日：1978-06-01
IPC分类号： H01L21/82 , H01L27/02 , H01L21/316
CPC分类号： H01L21/02238 , H01L21/02255 , H01L21/31662 , H01L21/8226 , H01L27/0244 , Y10S257/918 , Y10S438/966
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3.发明公开
公开(公告)号：EP0000114A1
公开(公告)日：1979-01-10
申请号：EP78100005.4
申请日：1978-06-01
IPC分类号： H01L21/82 , H01L27/02 , H01L21/316
CPC分类号： H01L21/02238 , H01L21/02255 , H01L21/31662 , H01L21/8226 , H01L27/0244 , Y10S257/918 , Y10S438/966
摘要： Verfahren zum Herstellen einer integrierten logischen Schaltung mit bipolaren Transistoren und integrierte Schaltung hergestellt nach diesem Verfahren. Verfahren zum gleichzeitigen Herstellen zweier verschiedener Transistoren für 1 2 L-Schaltungen auf einem einzigen Halbleiterplättchen, wobei die eine Art von Schaltungen bei niedrigen Signalspannungen arbeitet und die andere Art von Schaltungen als Ausgangs-Treiberstufen bei relativ hohen Signalspannungen arbeitet. Ein vertikal angeordneter NPN Transistor der, wei das bei I 2 L-Schaltungen (Integrierte Injektions Logik) üblich ist, mit nach aufwärts gerichteter Injektion arbeitet, wird mit einer dünneren epitaxial aufgewachsenen Schicht (50') zwischen dem vergrabenen Subemitter (4') und der Basiszone aufgebaut, als der mit dickerer epitaxial aufgewachsener Schicht (50) zwischen vergrabenem Subkollektor (6') und der Basiszone abwärts injizierende vertikale NPN Transistor für Ausgangs-Treiberstufen oder Eingangsstufen auf dem gleichen Halbleiterplättchen. Verringert man die Dicke der expitaxial aufgewachsenen Schicht bei nach oben injizierenden vertikalen Transistoren in I 2 L-Schaltungen, dann wird die Ladungsspeichercharakteristik des Bauelementes verringert und der Injektionswirkungsgrad wird erhöht. Erhöht man dagegen die epitaxiale Schichtdicke bei nach unten injizierenden vertikalen Transistoren, wie man sei für Ausgangs-Treiberstufen und Eirigangsschaltungen des Halbleiterplättchens verwendet, dann kann eine höhere Signalspannung verwendet werden, da der Basis-Subkollektorübergang eine höhere Qurchschlagsspannung aufweist. Dabei wird ein Verfahren angegeben, durch das diese Struktur hergestellt werden kann, in dem man in der oberhalb des vergrabenen Subemitters (4') eines in I 2 L-Schaltung verwendeten vertikalen Transistors Schadstellen. einführt und damit die Reaktivität der epitaxialen Oberfläche für eine nachfolgende Oxidationsreaktion erhöht. Indem man die Oxidationsgeschwindigkeit in der epitaxialen Schicht erhöht, lässt sich eine örtlich verdünnte Zone bilden, in der nachfolgend die Basis- und Kollektorstrukturen unter Verwendung der gleichen Verfahrensschritte hergestellt werden können, die zur Bildung von Basis und Emitterstruktüren in den als Ausgangs-Treiberstufen verwendeten nach unten injizierenden NPN Transistoren gebildet werden.
摘要翻译： 制造具有双极晶体管和由该方法生产集成电路集成逻辑电路的方法。 一种用于在单个半导体管芯，同时生产用于I²L电路的两个不同的晶体管，其特征在于，在低电压下工作的一种类型的电路和信号的其它类型的电路为在相对高的信号电压下操作的输出驱动器级的过程。 的竖直布置的NPN型晶体管，白色所述I²L电路（集成注入逻辑）是很常见的向上指向喷射工作是用较薄的外延层（50“）在掩埋子发射器（4”之间生长）和基部区域 具有比掩埋子集电极（6“）和基座区向下同一半导体管芯上注入输出驱动级或输入级的垂直NPN晶体管之间的外延生长层（50）更厚的构造。 通过在注入在I²L电路向上垂直晶体管提高外延生长层的厚度减小，该装置的电荷存储特性降低，并且注入效率。 通过注入向下垂直晶体管增加，然而，外延层厚度在，如一个用于输出驱动器级和所述半导体晶片的输入电路，那么更高的信号电压可以被用作基Subkollektorübergang具有更高的击穿电压。 在这里，可以制备由该结构提供了一种方法，其中一个在所述的掩埋Subemitters在I²L电路的缺陷所使用的垂直晶体管的（4“）上述介绍，并因此增加了外延表面的用于随后的氧化反应的反应性。 通过在外延层中增加Oxidationsgeshwindigkeit，这可形成局部弱化区，基极和集电极结构可使用在下面的相同步骤中，通过输出驱动器级来制备，用于形成基区和发射结构 形成向下注入NPN晶体管。
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4.发明公开
公开(公告)号：EP0660521A2
公开(公告)日：1995-06-28
申请号：EP94480138.0
申请日：1994-11-15
IPC分类号： H03K19/00
CPC分类号： H03K19/0013
摘要： A VLSI chip is disclosed having reduced power dissipation. This is accomplished by limiting the output voltage swing at the output of off chip driver circuits by utilization of a control circuit to regulate the gate bias voltage of an NFET pull-up transistor coupled to the output of the driver circuit and by feeding back the output of the driver circuit to the control circuit.
摘要翻译： 公开了具有降低的功率耗散的VLSI芯片。 这通过利用控制电路限制耦合到驱动器电路的输出的NFET上拉晶体管的栅极偏置电压并通过反馈输出来限制在芯片外驱动器电路的输出处的输出电压摆幅来实现 的驱动电路到控制电路。
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5.发明公开Verfahren zur Herstellung einer Halbleiteranordnung mit komplementären Transistoren 失效一种用于生产具有互补晶体管的半导体装置的过程。
公开(公告)号：EP0017021A1
公开(公告)日：1980-10-15
申请号：EP80101236.0
申请日：1980-03-11
CPC分类号： H01L29/7308 , H01L27/0826 , H01L29/47
摘要： Es wird ein hinsichtlich Herstellung und Betriebseigenschaften verbesserter Aufbau von Bipolartransistoren, vorzugsweise von vertikalen PNP-Transistoren, angegeben. Als Emitter wird dabei ein Schottky-Kontakt (72) vorgesehen, der auf einem jeweils zugehörigen Basisgebiet (59) mit relativ niedriger Dotierungskonzentration in Form einer Metallbelegung aufgebracht wird. Damit lassen sich vorteilhaft, z.B. in einem konventionellen NPN-Bipolarprozeß, komplementäre Bipolartransistoren (25, 27) mit hoher Pakkungsdichte und insbesondere verbesserten Eigenschaften der PNP-Transistoren (25) aufbauen.
摘要翻译： 1.一种制造具有互补晶体管的半导体装置的N型导电性，其中，在晶体管到离子注入步骤的掩埋P-掺杂区形成为PNP的集电区的硅半导体材料，在另一掺杂步骤的方法 到达至表面并叠加在p型掺杂区的p掺杂区域形成：作为NPN的晶体管的n掺杂区的另外的掺杂步骤中的基极区，并且其中在所述NPN晶体管的基极区域中形成 作为对发射极该晶体管的区域，并且其中的金属涂层的施加到表面上的PNP晶体管的肖特基势垒接触地形成的集电极区域：作为该晶体管的发射极，通过以下工艺步骤为特征：1） 第一离子注入步骤，一个埋respectivement P-掺杂区（28”，34，36）在开采PNP晶体管的半导体材料确定性的一个区域的至少生成的，并且至少在一个REG 离子确定性开采NPN晶体管，一个形成所述PNP晶体管的（子）集电区（34），和NPN晶体管的另一个基极区域（36）（图 2B）。 B）在第二注入步骤，叠加在埋入P-掺杂区并到达直至表面中的每个区域中产生，一个形成集电极接触区域中的p型掺杂区域（28”，42，44）（42） NPN晶体管（图2C）。c）中在第三掺杂步骤中，优选在离子注入步骤的PNP晶体管，而另一个是辅助基极区域（44），具有N型导电性的基极接触区的掺杂剂的 （50）的NPN晶体管的PNP晶体管和所述发射极区域（52）的产生（图2E）。D）通过施加高功函数金属，肖特基势垒接触（72）提供所述PNP晶体管的发射极 形成的从超过所述PNP晶体管（图2F）的（亚）集电极区域（34）的基极区域（59）的集电极接触区域（42）间隔开。
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公开(公告)号：EP0660521A3
公开(公告)日：1996-06-05
申请号：EP94480138.0
申请日：1994-11-15
IPC分类号： H03K19/00
CPC分类号： H03K19/0013
摘要： A VLSI chip is disclosed having reduced power dissipation. This is accomplished by limiting the output voltage swing at the output of off chip driver circuits by utilization of a control circuit to regulate the gate bias voltage of an NFET pull-up transistor coupled to the output of the driver circuit and by feeding back the output of the driver circuit to the control circuit.
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公开(公告)号：EP0689293A3
公开(公告)日：1996-03-06
申请号：EP95480054.6
申请日：1995-04-27
IPC分类号： H03K19/094
CPC分类号： H03K19/00315 , H03K19/09429
摘要： A tristate buffer circuit for mixed voltage applications. The circuit is built from field effect transistors and is used as an output buffer in applications where a low voltage component needs to drive both components which are powered by the same low voltage and components which are powered by a higher voltage. The circuit uses a floating n-well technique in combination with a pass-gate network, a one-shot circuit, and a process-dependent bias voltage reference. It is particularly useful on CMOS semiconductor chips which have bus interfaces, such as local area network (LAN) protocol chips.
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8.发明公开
公开(公告)号：EP0689293A2
公开(公告)日：1995-12-27
申请号：EP95480054.6
申请日：1995-04-27
IPC分类号： H03K19/094
CPC分类号： H03K19/00315 , H03K19/09429
摘要： A tristate buffer circuit for mixed voltage applications. The circuit is built from field effect transistors and is used as an output buffer in applications where a low voltage component needs to drive both components which are powered by the same low voltage and components which are powered by a higher voltage. The circuit uses a floating n-well technique in combination with a pass-gate network, a one-shot circuit, and a process-dependent bias voltage reference. It is particularly useful on CMOS semiconductor chips which have bus interfaces, such as local area network (LAN) protocol chips.
摘要翻译： 该电路由场效应晶体管构成，并用作输出缓冲器，其中低电压组件需要驱动由相同低电压供电的组件和由较高电压供电的组件。 该电路使用浮动n阱技术与传输门网络，单稳态电路和过程相关的偏置电压参考相结合。 提供了具有n沟道正常关闭FET的电压限制阻抗，其具有连接到电源电压端子的栅极端子。
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