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    Verfahren zur kapazitiven Lesesignalverstärkung in einem integrierten Halbleiterspeicher mit Speicherzellen in MTL-Technik
    4.
    发明公开
    Verfahren zur kapazitiven Lesesignalverstärkung in einem integrierten Halbleiterspeicher mit Speicherzellen in MTL-Technik 失效
    一种用于电容性方法在MTL技术集成的具有半导体存储器的存储单元读出的信号放大。

    公开(公告)号：EP0031001A2

    公开(公告)日：1981-07-01

    申请号：EP80105782.9

    申请日：1980-09-25

    申请人： International Business Machines Corporation

    发明人： Brosch, Rudolf ,  Heimeier, Helmut ,  Klein, Wielfried ,  Wernicke, Friedrich

    IPC分类号： G11C11/40

    CPC分类号： G11C11/4113

    摘要： Nach einem kontrollierten starken Absenken des Potentials (V-WL) auf der Wortleitung (WL) zum Zwecke der Adressierung einer Zelle (C) wird dieses Potential sofort wieder hochgeladen, wodurch gleichzeitig das Potential an der N-Seite der beiden PNP-Injektoren der Zelle (C) angehoben wird und die Injektorkapazitäten (CDO, CD1) der selektierten Speicherzellen und die Bitleitungskapazitäten (CBLO, CBL1) einen kapazitiven Spannungsteiler bilden, wodurch die damit verbundenen Bitleitungen (BLO, BL1) durch die unterschiedliche Größe der beiden Injektorkapazitäten (CDO, CD1) verschieden stark umgeladen werden. Das Differenzsignal, das sich an den Bitleitungen (BLO, BL1) ausbildet, wird somit durch Einspeisung unterschiedlich großer Ströme wesentlich verstärkt.

    摘要翻译： 后受控强降低关于处理的细胞（C）的目的将字线（WL）的电势（V-WL），该电势被立即再次上载，从而同时在该单元的两个PNP喷射器的N侧的电位 （C）被升高和所选择的存储器单元的Injektorkapazitäten（CD0，CD1）和位线电容（CBL0，CBL1）形成电容分压器，从而相关联的位线（BL0，BL1）（由于不同的大小两种InjektorkapazitätenCD0，CD1的 ）是重新加载不同的程度。 形成于位线（BL0，BL1）的差值信号，由此大大通过将不同尺寸的电流增强。

    Improved restore function for memory cells using negative bitline-selection
    5.
    发明公开
    Improved restore function for memory cells using negative bitline-selection 失效
    改进了对使用负位线的存储单元恢复

    公开(公告)号：EP0825612A2

    公开(公告)日：1998-02-25

    申请号：EP97114042.1

    申请日：1997-08-14

    申请人： International Business Machines Corporation

    发明人： Buettner, Stefan ,  Pille, Jürgen ,  Wendel, Dieter ,  Wernicke, Friedrich

    IPC分类号： G11C11/419

    CPC分类号： G11C11/419

    摘要： A new method is indicated for the restore of bitlines and datalines from memory-cells. All bit- and datalines are switched together during the restore activity so that all restore-FETs can be prepared with the necessary re-charging current. The non-addressed bitlines are then switched off through their bitswitches. In this manner, the dimensions of the re-charging devices can be considerably reduced.

    摘要翻译： 一种新方法被表示为从存储器单元的位线和数据线的恢复。 恢复活动期间所有位和数据线同时切换所以也全部恢复，场效应管可以提供必要的再充电电流进行制备。 非寻址位线，然后通过他们的bitswitches关闭。 以这种方式，再充电装置的尺寸可以显着减小。

    Verfahren und Schaltungsanordnung zur Selektion und Entladung der Bitleitungskapazitäten für einen hochintegrierten MTL Halbleiterspeicher
    8.
    发明公开
    Verfahren und Schaltungsanordnung zur Selektion und Entladung der Bitleitungskapazitäten für einen hochintegrierten MTL Halbleiterspeicher 失效
    用于位线的选择和放电的方法和电路电容为一个高度集成的半导体存储器MTL。

    公开(公告)号：EP0020995A1

    公开(公告)日：1981-01-07

    申请号：EP80102653.5

    申请日：1980-05-13

    申请人： International Business Machines Corporation

    发明人： Heimeier, Helmut, Dr. ,  Klein, Wilfried ,  Klink, Erich ,  Wernicke, Friedrich

    IPC分类号： G11C11/40 ,  G11C11/24 ,  G11C7/00

    CPC分类号： G11C11/4113 ,  G11C11/4023 ,  G11C11/416

    摘要： Es wird ein Verfahren zum Lesen und/oder Schreiben eines integrierten Halbleiterspeichers beschrieben, dessen Speicherzellen C aus Flip-Flops mit bipolaren Transistoren bestehen. Der zum Lesen und/oder Schreiben der Speicherzellen C erforderliche Strom wird nur durch die Entladung von Eingangskapazitäten CE der nicht angesteuerten Speicherzellen erzeugt und direkt den angesteuerten Speicherzellen C zugeführt. Dies wird durch eine Schaltungsanordnung erreicht, die zwei Schottky-geklemmte Transistoren T46 und T49 mit Schottky-Kollektorkontakten S46 und S49 aufweist, die mit den Bitleitungen BLO und BL1 verbunden sind und bei der die Basen der Schottky-geklemmten Transistoren jeweils mit einer Schreib-/Lese-Leitung WT1 bzw. WTO verbunden sind und die Emitter gemeinsam mit einer Bitselektionsleitung BS.

    摘要翻译： 描述了一种用于集成的半导体存储器，其存储电池由触发器与双极晶体管的C读和/或写的方法。 用于读取和/或存储器单元C的写入所需的电流由该非选择的存储单元的输入CE的放电容量只有产生并直接提供给所选择的存储单元C. 这是通过具有两个肖特基的电路装置实现的钳位晶体管T46和T49与肖特基收集器触点S46和S49，其连接至位线BL0和BL1，并且其中，所述肖特基势的基部夹紧晶体管每一个都具有读/ 读线WT1或WT0连接，并且向BS Bitselektionsleitung公共发射极。

    Elektrische Speicheranordnung und Verfahren zu ihrem Betrieb
    9.
    发明公开
    Elektrische Speicheranordnung und Verfahren zu ihrem Betrieb 失效
    蓄电装置和用于它的操作方法。

    公开(公告)号：EP0020928A1

    公开(公告)日：1981-01-07

    申请号：EP80102232.8

    申请日：1980-04-25

    申请人： International Business Machines Corporation

    发明人： Heimeier, Helmut, Dr. ,  Klein, Wilfried ,  Najmann, Knut ,  Wernicke, Friedrich

    IPC分类号： G11C11/24 ,  G11C11/34 ,  G11C11/40

    CPC分类号： G11C7/062 ,  G11C7/065 ,  G11C7/20 ,  G11C11/4091 ,  G11C11/416

    摘要： Speicherzellen (MC) mit unterschiedlich langen internen Zugriffszeiten (T AO , T A1 ) für die unterscheidbaren Speicherzustände lassen eine Weiterverarbeitung der ausgelesenen Speicherinformation auf der Grundlage der kürzeren Zugriffszeit zu, wenn man zu diesen Speicherzellen Leseschaltkreise (T5, T6, T7, D1) vorsieht, die zu Beginn eines Lesevorgangs auf den mit der längeren internen Zugriffszeit verbundenen Speicherzustand voreingestellt werden. Damit ist lediglich im Falle des Zugriffs zu dem Speicherzustand mit der kürzeren Zugriffszeit eine Umschaltung des voreingestellten Ausgangszustandes notwendig, so dass in die extern verfügbare Zugriffszeit zu diesem Speicherzustand die zugehörige längere interne Zugriffszeit nicht mehr eingeht.

    摘要翻译： 存储器单元（MC）与用于区分的存储器状态的不同长度的内部的访问时间（TA0，TA1）可以进一步的的更短的存取时间的基础上读出的存储器的信息处理要这些存储器单元时，读出电路（T5，T6，T7，D1）提供所述 在读操作的开始被预设在所连接的与更长的内部的访问时间的存储器状态。 因此，预先设定的输出状态的切换是仅在获得具有更短的存取时间的存储器状态的情况下必要的，这样就没有更多的进入在外部可用的访问时间该存储器状态的相关的内部更长的访问时间。