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公开(公告)号：EP0252931B1
公开(公告)日：1991-03-27
申请号：EP86907216.5
申请日：1986-11-24
申请人： NCR CORPORATION
IPC分类号： H03K19/00 , H03K19/094
CPC分类号： H03K19/018521 , H01L27/0211 , H03K19/00384
摘要： A CMOS to ECL interface circuit includes a pair of series connected complementary transistors (14, 16) having input CMOS logic levels applied to their gates and output ECL logic levels derived from the junction point of their source-drain paths. The transistors (14, 16) are connected between power supply terminals (VA, VB) which are coupled to the outputs of an OR-NOR gate (20) included in the same temperature environment as the ECL logic circuits serviced by the interface circuit. Thus, temperature compensation is achieved since the power supply applied to the power supply terminals (VA, VB) of the interface circuit automatically tracks variations in the ECL output logic level resulting from temperature variations.
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公开(公告)号：EP0314738A1
公开(公告)日：1989-05-10
申请号：EP88904311.0
申请日：1988-04-22
申请人： NCR CORPORATION
CPC分类号： H01L23/445 , H01L2924/0002 , H01L2924/00
摘要： Une enceinte à double paroi ayant un garnissage en mousse synthétique (16) entre les doubles parois (14, 18) supporte intérieurement une puce à semi-conducteurs (26) à laquelle est fixé au moins un câble plat (30). La puce à semi-conducteurs (26) est immergée dans de l'azote liquide (24), au moins un câble plat (30) s'étendant jusqu'à la lèvre supérieure de l'enceinte (12). Des conducteurs en carbone (50) sont reliés à chaque conducteur du câble plat (30) et s'étendent jusqu'à la paroi extérieure (14) de l'enceinte (12). Un autre câble plat (52) est relié aux conducteurs en carbone (50) et à un connecteur électrique (54). Un couvercle (13) à double paroi ayant un garnissage en mousse synthétique (16') est fixé sur l'enceinte (12) de sorte que les conducteurs en carbone (50) sont scellés entre les garnissages de mousse synthétique (16, 16') du couvercle (13) et de l'enceinte à double paroi (12), empêchant ainsi la formation de givre sur le câble plat (52) et le connecteur (54) qui est externe à l'enceinte hermétique. Des tubulures (40, 42, 44) sont insérées à travers l'enceinte à double paroi (12) pour permettre l'introduction d'azote liquide (24) et l'évacuation d'azote gazeux et liquide.
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公开(公告)号：EP0321559B1
公开(公告)日：1991-01-23
申请号：EP88906669.2
申请日：1988-06-06
申请人： NCR CORPORATION
IPC分类号： H03K19/21
CPC分类号： H03K19/215
摘要： A 3-input Exclusive-OR gate circuit includes first, second and third inverters (M1, M2; M3, M4; M5, M6) having inputs adapted to receive first, second and third input signals, with the first and third inverters (M1, M2; M5, M6) having outputs coupled to first and second pairs of MOS gates (M11, M12; M7, M8) and the second inverter having an output coupled to an inverting means (M9, M10) which controls a pair of transmission gates (M14, M15; M16, M17) arranged to be alternatively operable. The current paths of the transmission gates (M14, M15; M16, M17) are coupled to outputs of the pairs of MOS gates (M11, M12; M7, M8) and have a common node (NB) which is coupled to a fourth inverter (M19, M20) which provides the circuit output.
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公开(公告)号：EP0321559A1
公开(公告)日：1989-06-28
申请号：EP88906669.0
申请日：1988-06-06
申请人： NCR CORPORATION
IPC分类号： H03K19
CPC分类号： H03K19/215
摘要： Un circuit de porte OU-exclusif à trois entrées comprend un premier, un second et un troisième inverseurs (M1, M2; M3, M4; M5, M6) ayant des entrées adaptées pour recevoir des premier, second et troisième signaux d'entrée, les premier et troisième inverseurs (M1, M2; M5, M6) ayant des sorties couplées aux première et seconde paires de portes MOS (M11, M12; M7, M8), et le second inverseur ayant une sortie couplée à des moyens d'inversion (M9, M10) qui commandent une paire de portes de transmission (M14, M15; M16, M17) qui sont prévues pour pouvoir fonctionner de manière alternée. Les chemins de passage du courant des portes de transmission (M14, M15; M16, M17) sont couplés aux sorties des paires de portes MOS (M11, M12; M7, M8) et ont un noeud commun (NB) lequel est couplé à un quatrième inverseur (M19, M20) qui fournit la sortie du circuit.
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公开(公告)号：EP0327608A1
公开(公告)日：1989-08-16
申请号：EP88905310.0
申请日：1988-05-26
申请人： NCR CORPORATION
CPC分类号： H03K19/0948 , H03K17/302 , H03K19/018521
摘要： Un circuit MOS complémentaire (50) pourvu d'un seuil d'entrée comprend un premier transistor à effet de champ (52) comportant une source connectée à une première borne d'alimentation (54), un drain connecté à une borne de sortie (56), une gâchette connectée entre la source et le drain et ayant une première largeur et une première longueur. Un circuit de transistors à effet de champ programmable (60, 64, 66, 68, 70) comprend une borne de gâchette connectée à la borne d'entrée (58), une borne de drain connectée à la borne de sortie (56), une borne de source connectée à une seconde borne d'alimentation (62) et un second circuit de canaux placé entre la borne de drain et la borne de source et ayant une largeur effective et une longueur effective. Des bornes d'entrée programmables (76, 78) sont connectées au second circuit de canaux pour permettre de faire varier le rapport du produit de la première largeur multipliée par la longueur effective sur le produit de la largeur effective multipliée par la première longueur, de sorte que la tension du seuil d'entrée du circuit MOS (50) varie avec la variation de ce rapport. En programmant les bornes d'entrée (76, 78) et en sélectionnant les tensions sur les premières et secondes bornes d'alimentation (54, 62), on peut obtenir un tampon d'entrée universel servant à la conversion d'une seule tension de niveau logique en une autre.
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公开(公告)号：EP0191074A1
公开(公告)日：1986-08-20
申请号：EP85904200.0
申请日：1985-08-14
申请人： NCR CORPORATION
CPC分类号： H03K19/01721
摘要： Un circuit pour améliorer le temps de montée d'un signal électronique comprend un générateur de tension (26) pour générer une tension de référence, un comparateur (28) pour comparer la tension d'un signal électronique dont le temps de montée doit être amélioré par la tension du générateur de tension de référence (26), et un générateur d'impulsions de courant (30, 32) commandé par le comparateur (28) pour générer une impulsion de courant ayant une durée prédéterminée en réponse à la comparaison du comparateur (28). L'impulsion de courant a une intensité suffisante pour soutenir le temps de montée du signal électronique.
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公开(公告)号：EP0323999A1
公开(公告)日：1989-07-19
申请号：EP88906316.0
申请日：1988-06-06
申请人： NCR CORPORATION
CPC分类号： H03K19/018521 , H03K19/00384
摘要： In an ECL to CMOS converter circuit an ECL input signal is applied directly to the source electrode of a MOS trans sistor (MP1), and the gate electrode of the MOS transistor (MP1) is independently regulated by connection to a reference voltage that is connected to a current sink formed by a D.C. path to the negative CMOS voltage supply terminal. The drain electrode of the MOS transistor (MP1) is connected to the input of a CMOS inverter (MP3, MN3) to provide the necessary logic level shift. Another MOS terminal (MN1) provides a D.C. signal path by connecting the input of the CMOS inverter (MP3, MN3) to the negative CMOS voltage supply terminal.
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公开(公告)号：EP0309543A1
公开(公告)日：1989-04-05
申请号：EP88903615.0
申请日：1988-03-23
申请人： NCR CORPORATION
CPC分类号： H01L23/4093 , H01L23/445 , H01L23/48 , H01L2224/48091 , H01R12/82 , Y10T29/49213 , H01L2924/00014
摘要： Unité de boîtier (10) à circuits intégrés dans laquelle une pluralité de broches électriques (46) d'un boîtier de circuit intégré (40, 42) est montée de manière amovible sur une pluralité correspondante de broches d'accouplement (50) ayant chacune un réceptacle (52) rempli de mercure liquide (60), la température étant réduite pour que le mercure liquide (60) se solidifie liant ainsi fermement les broches électriques (46 et 50). Les broches (50) sont montées à l'intérieur d'un récipient (12) de type Dewar et l'ensemble est recouvert par un gaz liquéfié à basse température (20) dans le double but de solidifier le mercure liquide (60) et de refroidir le boîtier à circuit intégré (40, 42).
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公开(公告)号：EP0252931A1
公开(公告)日：1988-01-20
申请号：EP86907216.0
申请日：1986-11-24
申请人： NCR CORPORATION
CPC分类号： H03K19/018521 , H01L27/0211 , H03K19/00384
摘要： Un circuit d'interface CMOS à ECL comprend une paire de transistors complémentaires reliés en série (14, 16) aux portes desquels on applique des signaux de niveaux logiques CMOS d'entrée, tout en dérivant du point de jonction de leur chemin source/drain des signaux de niveaux logiques ECL de sortie. Les transistors (14, 16) sont connectés entre des bornes d'alimentation (VA, VB) qui sont couplées aux sorties d'une porte OU-NI (20) située dans le mêmem environnement thermique que les circuits logiques ECL desservis par le circuit d'interface. La compensation thermique est ainsi réalisée du fait que l'alimentation appliquée aux bornes (VA, VB) du circuit d'interface suit automatiquement les variations du niveau logique de sortie ECL résultant des variations de température.
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公开(公告)号：EP0215924B1
公开(公告)日：1991-11-27
申请号：EP86902221.0
申请日：1986-03-24
申请人： NCR CORPORATION
IPC分类号： H03K17/693
CPC分类号： H03K17/693
摘要： A clock signal circuit receives first and second clock signals (CLOCK 0, CLOCK 1) the pulses of which are non-overlapping with respect to each other. The first and second clock signals (CLOCK 0, CLOCK 1) are applied to the source-drain paths of respective first and second MOS transistors (36, 40), the gate electrodes of which are coupled via the source-drain paths of third and fourth MOS transistors (34, 38) to the outputs of respective first and second NOR gates (31, 32) receiving the second and first clock signals, respectively, and also receiving first and second control signals. The outputs of the NOR gates (31, 32) are further connected to a third NOR gate (42) having an output connected to the gate electrode of a fifth MOS transistor (44) connected to an output line. In operation, selected, booted clock signals are supplied to the output line.
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