公开(公告)号：EP1430319A2

公开(公告)日：2004-06-23

申请号：EP02762683.7

申请日：2002-09-04

申请人： Koninklijke Philips Electronics N.V.

发明人： VERMEULEN, Hubertus, G., H. ,  WAAYERS, Thomas, F. ,  LOUSBERG, Guillaume, E., A.

IPC分类号： G01R31/3185

CPC分类号： G01R31/318563 ,  G01R31/318558 ,  G01R31/318561 ,  G01R31/318572

摘要： An electronic device (100) has a plurality of subdevices (120a, 120b) with each subdevice (120a; 120b) coupled to a test interface (140a; 140b). The test interfaces (140a, 140b) are arranged in a chain of test interfaces (140) by coupling the TDO contact (142b) of a predecessor test interface (140a) to the TDI contact (141b) of a successor test interface (140b) in the chain (140). In addition, at its beginning, the chain (140) is extended with a boundary scan compliant test interface (160) for testing other parts of electronic device (100). Both the TDO contact (142b) of the last test interface (140b) in the chain (140) as well as the TDO contact (162) of test interface (160) are coupled to a bypass multiplexer (102), thus yielding two possible routes from test data input (110) to test data output (112): through the full chain (140, 160) or through test interface (160) only. Consequently, electronic device (100) can be tested or debugged as a macro device or as a collection of subdevices (120a, 120b).

摘要翻译： 电子设备（100）具有多个子设备（120a，120b），每个子设备（120a; 120b）耦合到测试接口（140a; 140b）。 通过将前驱测试接口（140a）的TDO触点（142b）耦合到后继测试接口（140b）的TDI触点（141b），测试接口（140a，140b）被布置在测试接口链（140） 在链（140）中。 另外，在其开始时，链（140）用符合边界扫描的测试接口（160）延伸，用于测试电子设备（100）的其他部分。 链（140）中的最后一个测试接口（140b）的TDO触点（142b）以及测试接口（160）的TDO触点（162）都连接到旁路复用器（102），因此产生两种可能的 仅从测试数据输入（110）到测试数据输出（112）的路由：仅通过全链（140,160）或通过测试接口（160）。 因此，电子设备（100）可以被测试或调试为宏设备或者作为子设备（120a，120b）的集合。

公开(公告)号：EP0762285B1

公开(公告)日：2001-10-31

申请号：EP96410088.7

申请日：1996-08-06

申请人： TEMENTO SYSTEMS

发明人： Deroux-Dauphin, Patrice ,  François, Christian

IPC分类号： G06F11/267 ,  G01R31/28

CPC分类号： G01R31/318555 ,  G01R31/2815 ,  G01R31/318536 ,  G01R31/318561

公开(公告)号：EP0646803A1

公开(公告)日：1995-04-05

申请号：EP94115181.3

申请日：1994-09-27

申请人： NEC CORPORATION

发明人： Danbayashi, Hirokazu

IPC分类号： G01R31/28

CPC分类号： G01R31/318561 ,  G01R31/31702 ,  G01R31/318541

摘要： A boundary scan test circuit comprises a plurality of register cells correspondingly to external pins of a semiconductor device, the register cells being coupled together to form a shift register during a test operation mode. The register cells includes a first selector for selecting one of a parallel input data, serial input data and a code signal, a first register for latching the output of the first selector to output a serial data to be input to a succeeding register cell, a second register for latching the output of the first selector, a second selector for selecting the parallel data or the output of the second register to output parallel data. The code signal is determined based on corresponding one of bits of ID code of the semiconductor device. The ID code is output from the register cells without providing an ID code register, resulting in a simple construction of the register cells and a reduced chip area for the semiconductor device.

摘要翻译： 边界扫描测试电路包括对应于半导体器件的外部引脚的多个寄存器单元，寄存器单元耦合在一起以在测试操作模式期间形成移位寄存器。 寄存器单元包括用于选择并行输入数据，串行输入数据和代码信号之一的第一选择器，用于锁存第一选择器的输出以输出要输入到后续寄存器单元的串行数据的第一寄存器， 用于锁存第一选择器的输出的第二寄存器，用于选择并行数据或第二寄存器的输出以输出并行数据的第二选择器。 代码信号基于半导体器件的ID码的相应位之一来确定。 ID码从寄存器单元输出，而不提供ID码寄存器，导致寄存器单元的简单结构和半导体器件的减少的芯片面积。

公开(公告)号：EP0930570A2

公开(公告)日：1999-07-21

申请号：EP99106691.1

申请日：1995-02-17

申请人： Hewlett-Packard Company

发明人： Parker, Kenneth P. ,  Posse, Kenneth E.

IPC分类号： G06F11/263

CPC分类号： G01R31/318561 ,  G01R31/318307 ,  G01R31/318538 ,  G01R31/31855 ,  G01R31/318566 ,  G06F11/2273

摘要： A method for generating improved detection and diagnostic test patterns and for improving the diagnostic resolution of interconnect testing of a circuit is based on the premise that short-circuits are most likely to result from solder bridges between closely adjacent pins. In a first embodiment, an optimal boundary-scan test pattern is generated. In a second embodiment, boundary-scan test diagnosis is enhanced. In a third embodiment, diagnosis of unpowered short-circuit testing is enhanced.

摘要翻译： 用于产生改进的检测和诊断测试图案以及用于提高电路的互连测试的诊断分辨率的方法是基于短路最可能由相邻引脚之间的焊料桥引起的前提。 在第一实施例中，产生最佳边界扫描测试图案。 在第二实施例中，增强了边界扫描测试诊断。 在第三实施例中，增强了无动力短路测试的诊断。

公开(公告)号：EP0589223B1

公开(公告)日：1999-02-17

申请号：EP93113525.5

申请日：1993-08-24

申请人： SIEMENS AKTIENGESELLSCHAFT

发明人： Bode, Hans-Jörgen Dipl.-Ing ,  Lüders, Klaus, Dipl.-Phys.

IPC分类号： G01R31/3177 ,  G06F11/00 ,  G06F11/26

CPC分类号： G01R31/318561

公开(公告)号：EP0228156A2

公开(公告)日：1987-07-08

申请号：EP86307756.6

申请日：1986-10-08

申请人： CONTROL DATA CORPORATION

发明人： Stoica, Susan

IPC分类号： G01R31/28 ,  G06F11/26 ,  H03K3/037

CPC分类号： G01R31/318536 ,  G01R31/318555 ,  G01R31/318561

摘要： A test system for VLSI circuits comprises a VLSI chip having functional inputs (12) and functional outputs (130), circuitry (28) for controlling test operation of the VLSI chip having a test control input (38) and circuitry for storing test data connected to the circuitry (28) for controlling test operation and connected to the functional inputs. A first rank of functional logic elements (16) on the chip connected to the functional inputs (12). Switches (150) selectively connect either the functional inputs (12) or the circuitry (26) for storing test data to the input of the first rank of functional logic elements. A first rank of flip-flops (50) having two data inputs (48,52) and two data outputs (54,58) provide a selectable data path, one of the inputs (52) being connected to the output of the first rank of functional logic elements (16) and the other (48) of the inputs being connected to the inputs of the first rank of functional logic elements. The flip-flops are controlled by the circuitry (28) for controlling test operation. A second rank of functional logic elements (56) on the chip have an input and an output (54,62), the input being connected to one of the first rank of flip-flops (50). There is an output test data storage circuit (32) and switches (180) for selectively connecting either the output of the second rank of functional logic elements (56) or the second output of the first rank of flip-flops to the functional output (130) of the chip.

摘要翻译： 用于VLSI电路的测试系统包括具有功能输入（12）和功能输出（130）的VLSI芯片，用于控制具有测试控制输入（38）的VLSI芯片的测试操作的电路（28）和用于存储连接的测试数据的电路 到用于控制测试操作并连接到功能输入的电路（28）。 连接到功能输入（12）的芯片上的功能逻辑元件（16）的第一等级。 开关（150）有选择地连接功能输入端（12）或电路（26），用于将测试数据存储到第一级功能逻辑元件的输入端。 具有两个数据输入（48,52）和两个数据输出（54,58）的触发器（50）的第一等级提供可选择的数据路径，其中一个输入（52）连接到第一等级的输出 的功能逻辑元件（16）和另一个（48）的输入端连接到功能逻辑元件的第一等级的输入端。 触发器由用于控制测试操作的电路（28）控制。 芯片上的功能逻辑元件（56）的第二等级具有输入和输出（54,62），所述输入连接到触发器（50）的第一等级中的一个。 存在输出测试数据存储电路（32）和开关（180），用于选择性地将功能逻辑元件（56）的第二等级的输出或第一等级触发器的第二输出连接到功能输出（ 130）芯片。

公开(公告)号：EP0791836A1

公开(公告)日：1997-08-27

申请号：EP97300807.1

申请日：1997-02-07

申请人： INTERNATIONAL COMPUTERS LIMITED

发明人： Collins, David Fausto ,  McKinstry, Adrian Albert

IPC分类号： G01R31/3185 ,  G06F11/00

CPC分类号： G01R31/318561 ,  G06F11/006

摘要： Electronic apparatus comprises at least one sub-assembly, such as a printed circuit board. The sub-assembly includes physically modifiable storage, such as a set of switches or jumper connections, for storing information on the sub-assembly (e.g. type, version number, and modification level). The physically modifiable storage has connections which allow information to be read electronically from the sub-assembly, e.g. by shifting it serially over a shift path.

摘要翻译： 电子设备包括至少一个子组件，例如印刷电路板。 子组件包括用于存储子组件上的信息（例如，类型，版本号和修改级别）的物理上可修改的存储，例如一组开关或跳线连接。 物理可修改的存储器具有允许从子组件电子读取信息的连接，例如。 通过在换档路径上连续移动。

公开(公告)号：EP0543506B1

公开(公告)日：1997-03-05

申请号：EP92309674.7

申请日：1992-10-22

申请人： Hewlett-Packard Company

发明人： Parker, Kenneth P. ,  Posse, Kenneth E.

IPC分类号： G06F11/26

CPC分类号： G01R31/31855 ,  G01R31/318561 ,  G01R31/318566

摘要： The invention is a method for improving the diagnostic resolution of a boundary-scan interconnect test after the test has been executed. The invention keys on the fact that shorts are most likely to result from solder bridges between closely adjacent pins. After a test has been executed, the captured test vectors are analyzed (step 702) to determine which nets have produced (i.e., captured) identical net signatures. Since each net was originally assigned a unique net ID number, a duplicated number indicates a fault. Nets with common signatures are grouped together (step 904). Each group of nets is then analyzed (steps 908-928) to determine whether a short-circuit is likely to have occurred between any of the nets within the group. It is assumed that only nets which have proximal (radially adjacent) I/O pins are susceptible to short-circuiting. Nets within a group which have radially adjacent I/O pins are marked (step 922) as likely short-circuited nets. The invention may be used to increase the diagnostic resolution of any boundary-scan interconnect test pattern.

公开(公告)号：EP0671689A3

公开(公告)日：1995-12-27

申请号：EP95102281.3

申请日：1995-02-17

申请人： HEWLETT-PACKARD COMPANY

发明人： Parker, Kenneth P. ,  Posse, Kenneth E.

IPC分类号： G06F11/26 ,  G01R31/28

CPC分类号： G01R31/318561 ,  G01R31/318307 ,  G01R31/318538 ,  G01R31/31855 ,  G01R31/318566 ,  G06F11/2273

摘要： A method for generating improved detection and diagnostic test patterns and for improving the diagnostic resolution of interconnect testing of a circuit is based on the premise that short-circuits are most likely to result from solder bridges between closely adjacent pins. In a first embodiment, an optimal boundary-scan test pattern is generated. In a second embodiment, boundary-scan test diagnosis is enhanced. In a third embodiment, diagnosis of unpowered short-circuit testing is enhanced.

公开(公告)号：EP0589223A2

公开(公告)日：1994-03-30

申请号：EP93113525.5

申请日：1993-08-24

申请人： SIEMENS AKTIENGESELLSCHAFT

发明人： Bode, Hans-Jörgen Dipl.-Ing ,  Lüders, Klaus, Dipl.-Phys.

IPC分类号： G01R31/318 ,  G06F11/00 ,  G06F11/26

CPC分类号： G01R31/318561

摘要： Eine Prüfzelle (2) eines elektronischen Bausteins (1) mit einer Schieberegisterprüfarchitektur (Boundary-Scan) besitzt eine Registerzelle (L3), die mit Hilfe eines Multiplexers (MUX2) mit einem Herstellerdatum (MC) programmierbar ist. Eine Boundery-Scan-Architektur mit derartigen Zellen ermöglicht die Implementierung eines Herstellerregisters, ohne daß auf dem zugehörigen Bausteinkern (4) Platz beansprucht wird.

摘要翻译： （1）具有的移位寄存器测试（边界扫描）电子模块的测试单元（2）具有与生产日期（MC）由多路转换器的可编程的装置相连的寄存器单元（L3）时，（MUX2）。 与这样的小区A boundery扫描架构允许制造商寄存器的实现，而不在相关联的块核心（4）的空间是必需的。