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    Nand gate circuits
    2.
    发明公开
    Nand gate circuits 失效
    NAND Gateschaltungen。

    公开(公告)号：EP0366489A2

    公开(公告)日：1990-05-02

    申请号：EP89311123.7

    申请日：1989-10-27

    申请人： FUJITSU LIMITED

    发明人： Yoshida, Masanobu

    IPC分类号： H03K19/094 ,  H03K19/003

    CPC分类号： H03K19/00361 ,  H03K19/09443

    摘要： A NAND gate circuit, which can be used for a decoder circuit, includes a high potential voltage source (V cc ), an output terminal (V OUT ), a load element (T₁) connected between the high potential voltage source (V CC ) and the output terminal (V OUT ), and a driving circuit serially connected between the output terminal (V OUT ) and a low potential voltage source (V ss ) and comprising a plurality of serially-arranged driving transistors (T₂,T₃,T₄,T₅,T₆), respective input signals (a,b,c,d,e) being applied to the transistor gates. At least one of the transistors of the driving circuit has a driving performance different from at least one other transistor of the driving circuit, whereby improvements are attainable as regards erroneous operation of the NAND gate circuit, when subject to noise, by virtue of improved uniformity of the input threshold voltage for different combinations of input signals.

    摘要翻译： 可以用于解码器电路的NAND门电路包括高电位电压源（Vcc），输出端子（VOUT），连接在高电位电压源（VCC）和输出端之间的负载元件（T1） 端子（VOUT）和串联连接在输出端子（VOUT）和低电位电压源（Vss）之间并且包括多个串联驱动的驱动晶体管（T2，T3，T4，T5，T6）的驱动电路， 输入信号（a，b，c，d，e）被施加到晶体管栅极。 驱动电路的至少一个晶体管具有与驱动电路的至少一个其他晶体管不同的驱动性能，从而通过改善均匀性，可以获得关于NAND门电路的错误操作的改进 输入信号的不同组合的输入阈值电压。

    Perfectionnements aux portes logiques à transistors MOS multidrains
    5.
    发明公开
    Perfectionnements aux portes logiques à transistors MOS multidrains 失效
    Torschaltungen aus MOS-Transistoren mit mehrfachen排水。

    公开(公告)号：EP0019560A1

    公开(公告)日：1980-11-26

    申请号：EP80400702.9

    申请日：1980-05-20

    申请人： ETAT FRANCAIS repr. par le Secrétaire d'Etat aux Postes & Télécommunications (Centre National d'Etudes des Télécommunications)

    发明人： Majos, Jacques ,  Lardy, Jean-Louis

    IPC分类号： H03K19/094 ,  H01L27/08 ,  H01L27/02 ,  H01L29/08

    CPC分类号： H01L29/0847 ,  H01L27/0218 ,  H01L27/0883 ,  H03K19/09414 ,  H03K19/09443

    摘要： La porte logique est constituée par un transistor inverseur multidrain MOS monocanal à enrichissement et par un élément de charge (30) relié à la zone de grille (ZG, o ) du transistor inverseur. Sur un premier niveau d'implantation d'un substrat sont implantées la zone de source unique (ZS, o ) et chaque zone de drain (ZD) du transistor inverseur, séparées par la zone de canal unique du transistor inverseur. Un second niveau d'implantation constitue au moins la zone de grille (ZG 10 ) en silicium polycristallin du transistor inverseur qui est superposée à la zone de canal par l'intermédiaire d'une couche isolante au-dessus du premier niveau d'implantation et entourée complètement par la zone de source (ZS, 10 ). La porte logique présente une densité d'intégration élevée. A cette fin, au moins une zone de drain (ZD 11 ) est séparée d'une zone de drain voisine (ZD 1 2 ) par une zone isolante (ZI 11-12 ) s'étendant du premier jusqu'au moins au-delà du second niveau d'implantation, et/ou l'élément de charge (30) est une zone résistive implantée au-dessus du premier niveau d'implantation par l'intermédiaire d'une zone isolante.

    摘要翻译： 逻辑门由具有集成的单通道增强型MOS结构的逆变器多重晶体管（102）和具有连接到反相晶体管的栅极区（ZG10）的接触区的负载元件（20; 30）构成，所述栅极 包括在预定导电类型（1）的半导体衬底的表面上注入第一注入平面，其中注入反相晶体管的相反电导率的单源区（ZS10）和每个漏区（ZD11-ZD13） 并且由逆变器晶体管（102）的单沟道区域（C10）分离，以及至少构成由多晶硅（5）构成的反相器晶体管（102）的栅极区域（ZG10）的第二注入平面， ，其通过在第一注入平面上方的绝缘层（3）叠加在所述沟道区（C10）上，并且被源区（ZS10）完全包围，其特征在于： 在至少一个漏极区域（ZD11）上通过从第一注入平面延伸到至少超过第二注入平面的绝缘区域（ZI11-12）与相邻漏极区域（ZD12）分离。

    Integrated driving stage for a fet logic circuit
    8.
    发明公开
    Integrated driving stage for a fet logic circuit 失效
    用于FET逻辑电路的集成驱动级

    公开(公告)号：EP0242523A3

    公开(公告)日：1989-02-08

    申请号：EP87102195.2

    申请日：1987-02-17

    申请人： International Business Machines Corporation

    发明人： Anderson, Carl John

    IPC分类号： H03K19/094

    CPC分类号： H03K19/09443 ,  H03K19/01707

    摘要： Digital logic driving stage circuitry is provided connected between ground (11) and a single voltage (V) with an enhancement mode type field effect transistor (2)and a depletion mode type field effect transistor (9)connected source to drain in series between the single voltage and ground. The gate (8) of the enhancement mode type field effect transistor (2) is the input of the logic signal and the gate (13) of the depletion mode type field effect transistor (9) is connected to ground (11), with the output at the connection between the transistors. A family of digital logic circuits is provided with circuit units made up of an enhancement mode logic input (15, 16, 17), depletion mode load (30) circuitry stage and an enhancement mode input grounded source follower load driving stage (2, 9).