公开(公告)号：EP0849882A2

公开(公告)日：1998-06-24

申请号：EP97121334.3

申请日：1997-12-04

申请人： SIEMENS AKTIENGESELLSCHAFT

发明人： Zwack, Eduard Dipl.-Ing.

IPC分类号： H03L7/085

CPC分类号： H03L7/148 ,  H03L7/085

摘要： Ein durch Phasenvergleich eines Referenztaktsignals (rts) und eines in einem spannungsgesteuerten Oszillator (VCO) gebildeten Oszillatortaktsignals (ts) ermitteltes Vergleichssignal (vs) beeinflußt die Zählrichtung eines m-stufigen Vorwärts-Rückwärts-Zählers (VRZ1,2). Die Zählergebnisse von n-höherwertigen Zählausgängen (ZA) des Vorwärts-Rückwärts-Zählers (VRZ1,2) sowie die Zählergebnisse von n-Zählerausgängen (ZA) eines die Impulse des Oszillatortaktsignals (ts) kontinuierlich zählenden Zählers (Z) werden verglichen und in Abhängigkeit vom Vergleichsergebnis ein pulsdauer- bzw. pulspausenmoduliertes Ansteuersignal (as) erzeugt.

摘要翻译： 该方法包括：比较所提供的基准时钟信号的相位条件的步骤（RTS）和在表示在一个电压控制振荡器（VCO）所形成的振荡器时钟信号（TS）;以及形成至少一个比较信号（VS）的 比较结果。 该比较信号影响的m级上下计数器（TCC），由此在积分信号（IS）在上下计数器的时钟输入端（ZE）供给所有这一切都被从振荡器时钟导出的计数方向 信号并且包括降低的时钟速度。 现有的计数结果增加或减少在由积分信号依赖于当前计数方向，由此，当前的计数结果以二进制形式以输出m个提供致每个计数处理。 振荡器时钟信号的脉冲在n级计数器（Z），其中，n是大于m的，由此当前计数结果以二进制形式的n个输出端提供较小的连续计数。 计数器和可逆计数器的n个高输出化（ZA）的计数结果相对于比较。 到振荡器时钟信号和脉冲宽度调制驱动信号（AS）是基于该比较结果而形成。

公开(公告)号：EP2202704A1

公开(公告)日：2010-06-30

申请号：EP08001044.0

申请日：1997-05-13

申请人： Micron Technology, Inc.

发明人： O'Toole, James E. ,  Tuttle, John R. ,  Tuttle, Mark E.

IPC分类号： G08B13/02 ,  G06K7/08 ,  G06K19/07

CPC分类号： G06K19/0716 ,  G06K7/0008 ,  G06K7/10059 ,  G06K19/0707 ,  G06K19/0712 ,  G06K19/0723 ,  G06K19/0726 ,  G06K19/07749 ,  G06K19/07758 ,  G06K2017/0051 ,  H01Q1/2225 ,  H03L7/0995 ,  H03L7/148

摘要： A radio frequency identification (RFID) interrogator sends parameters and return link configuration information to an RFID tag. The tag uses the parameters to determine whether or not to respond with a reply signal. The tag uses the return link configuration information to select a modulation type from amongst a plurality of modulation types to modulate the reply signal.

摘要翻译： 射频识别（RFID）询问器向RFID标签发送参数并返回链路配置信息。 标签使用参数来确定是否响应回复信号。 标签使用返回链路配置信息来从多个调制类型中选择调制类型以调制应答信号。

公开(公告)号：EP0328378A3

公开(公告)日：1990-06-06

申请号：EP89301235.1

申请日：1989-02-09

申请人： NORTHERN TELECOM LIMITED

发明人： Devries, Paul Arthur

IPC分类号： H03L7/08 ,  H03L7/14 ,  H04J3/06

CPC分类号： H03L7/148 ,  H03L7/093 ,  H04L7/033

摘要： A dual-tracking phase-locked loop circuit is provided for moving with minimum disruption from conventional PLL operation to processor-controlled tracking of another closely related clock. In addition to conventional PLL components the circuit comprises a processor-controlled up/down counter which may operate alternatively as a link in the loop or as providing the base-line frequency determining value at the time of transition from PLL to processor-controlled tracking operation, thereby ensuring none disruptive transition.

公开(公告)号：EP0155075A1

公开(公告)日：1985-09-18

申请号：EP85300580.9

申请日：1985-01-29

申请人： AT&T Corp.

发明人： Grimes, Gary Joe

IPC分类号： H03L7/18

CPC分类号： H03L7/148 ,  H03L7/16

摘要： The subject invention is a precision controlled frequency synthesizer which is capable of precisely adjusting the frequency of an output signal to maintain a desired frequency difference between an inputand outputsignal regardless of the stability of the frequency of an input signal. The synthesizer comprises the basic elements of a phase locked loop (PLL) type circuit. The PLL circuit portion detects the actual frequency difference, a value A, between the input and output signals. One reference source provides a desired frequency difference, a value D, which represents the frequency difference between a stable input frequency and a desired output frequency. The difference between the frequency difference values A and D serves as the amount of adjustment to the frequency of the output signal. This adjustment represents the amount of compensation necessary to maintain a specified frequency relationship between the input and output signals.

公开(公告)号：EP1010151B1

公开(公告)日：2008-01-23

申请号：EP97925519.7

申请日：1997-05-13

申请人： Micron Technology, Inc.

发明人： O'TOOLE, James, E. ,  TUTTLE, John, R. ,  TUTTLE, Mark, E. ,  LOWREY, Tyler ,  DEVEREAUX, Kevin, M. ,  PAX, George, E. ,  HIGGINS, Brian, P. ,  OVARD, David, K. ,  YU, Shu-Sun ,  ROTZOLL, Robert, R.

IPC分类号： G06K7/00 ,  H03L7/099 ,  H03L7/14

CPC分类号： G06K19/0716 ,  G06K7/0008 ,  G06K7/10059 ,  G06K19/0707 ,  G06K19/0712 ,  G06K19/0723 ,  G06K19/0726 ,  G06K19/07749 ,  G06K19/07758 ,  G06K2017/0051 ,  H01Q1/2225 ,  H03L7/0995 ,  H03L7/148

摘要： A radio frequency identification device includes an integrated circuit (16) including a receiver (30), a transmitter (32), and a microprocessor (34). The receiver and transmitter together define an active transponder. The integrated circuit is preferably a monolithic single die integrated circuit including the receiver, the transmitter, and the microprocessor. Because the device includes an active transponder, instead of a transponder which relies on magnetic coupling for power, the device has a much greater range.

公开(公告)号：EP1209813A3

公开(公告)日：2004-08-25

申请号：EP01000647.6

申请日：2001-11-21

申请人： Texas Instruments Incorporated

发明人： Rennick, Lyle V.

IPC分类号： H03L7/14

CPC分类号： H03L7/148 ,  H03L7/085 ,  H04L7/0083

摘要： A phase-locked loop (PLL) 100, particularly useful for ADSL frequency locking applications, uses inexpensive external components in combination with versatile logic that can be implemented in a programmable logic device 102 or an application specific integrated circuit. The PLL 100 has the ability to revert to center-frequency operation in the absence of a timing reference 110 and to adapt to a variety of reference frequencies through logic selection.

公开(公告)号：EP0328378A2

公开(公告)日：1989-08-16

申请号：EP89301235.1

申请日：1989-02-09

申请人： NORTHERN TELECOM LIMITED

发明人： Devries, Paul Arthur

IPC分类号： H03L7/08 ,  H03L7/14 ,  H04J3/06

CPC分类号： H03L7/148 ,  H03L7/093 ,  H04L7/033

摘要： A dual-tracking phase-locked loop circuit is provided for moving with minimum disruption from conventional PLL operation to processor-controlled tracking of another closely related clock. In addition to conventional PLL components the circuit comprises a processor-controlled up/down counter which may operate alternatively as a link in the loop or as providing the base-line frequency determining value at the time of transition from PLL to processor-controlled tracking operation, thereby ensuring none disruptive transition.

摘要翻译： 提供了双跟踪锁相环电路，用于以最小的中断从常规PLL操作移动到处理器控制的跟踪另一个紧密相关的时钟。 除了传统的PLL组件之外，该电路还包括一个处理器控制的向上/向下计数器，它可以作为环路中的链路交替工作，或者在从PLL转换到处理器控制的跟踪操作时提供基线频率确定值 ，从而确保没有破坏性的过渡。

公开(公告)号：EP0173699A1

公开(公告)日：1986-03-12

申请号：EP85900928.0

申请日：1985-01-29

申请人： AT&T Corp.

发明人： GRIMES, Gary, Joe

IPC分类号： H03L7

CPC分类号： H03L7/148 ,  H03L7/16

摘要： Synthétiseur de fréquence à régulation précise, capable de régler avec précision la fréquence d'un signal de sortie pour maintenir une différence de fréquence désirée entre un signal d'entrée et un signal de sortie, sans tenir compte de la stabilité de la fréquence d'un signal d'entrée. Le synthétiseur comporte les éléments de base d'un circuit du type à boucle d'asservissement de phase (PLL). La partie de circuit PLL détecte la différence de fréquence effective, une valeur A, entre les signaux d'entrée et de sortie. Une source de référence fournit une différence de fréquence désirée, une valeur D, représentant la différence de fréquence entre une fréquence d'entrée stable et une fréquence de sortie désirée. La différence entre les valeurs de différence de fréquence A et D sert d'étalon pour le réglage de la fréquence du signal de sortie. Ce réglage représente l'importance de la compensation nécessaire pour maintenir une relation de fréquence spécifiée entre les signaux d'entrée et de sortie.

公开(公告)号：EP0849882B1

公开(公告)日：2003-08-13

申请号：EP97121334.3

申请日：1997-12-04

申请人： SIEMENS AKTIENGESELLSCHAFT

发明人： Zwack, Eduard Dipl.-Ing.

IPC分类号： H03L7/085

CPC分类号： H03L7/148 ,  H03L7/085

公开(公告)号：EP1209813A2

公开(公告)日：2002-05-29

申请号：EP01000647.6

申请日：2001-11-21

申请人： Texas Instruments Incorporated

发明人： Rennick, Lyle V.

IPC分类号： H03L7/14

CPC分类号： H03L7/148 ,  H03L7/085 ,  H04L7/0083

摘要： A phase-locked loop (PLL) 100, particularly useful for ADSL frequency locking applications, uses inexpensive external components in combination with versatile logic that can be implemented in a programmable logic device 102 or an application specific integrated circuit. The PLL 100 has the ability to revert to center-frequency operation in the absence of a timing reference 110 and to adapt to a variety of reference frequencies through logic selection.

摘要翻译： 特别适用于ADSL频率锁定应用的锁相环（PLL）100使用廉价的外部组件与可以在可编程逻辑器件102或专用集成电路中实现的通用逻辑结合。 PLL 100具有在没有定时参考110的情况下恢复到中心频率操作的能力，并且通过逻辑选择来适应各种参考频率。