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公开(公告)号：EP2961065B1
公开(公告)日：2020-05-13
申请号：EP15168850.4
申请日：2015-05-22
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2.发明公开A DEVICE AND METHOD FOR CONTROLLING A PULSE WIDTH, AN INK JET PRINTING APPARATUS USING THE DEVICE 审中-公开设备及其控制方法的脉冲宽度和喷墨与设备
公开(公告)号：EP2327550A4
公开(公告)日：2015-07-29
申请号：EP09811001
申请日：2009-09-08
发明人： YU JIANGUO , CHEN FENG , LIU ZHIHONG
CPC分类号： B41J2/04581 , B41J2/04541 , B41J2/0455 , H03K5/05
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3.发明公开Image forming apparatus, signal outputting apparatus and signal outputting method 审中-公开摄像装置中，信号输出装置和信号输出方法
公开(公告)号：EP2600526A3
公开(公告)日：2014-08-13
申请号：EP12162391.2
申请日：2012-03-30
发明人： Shim, Wook-jin , Kim, Youn-jae
IPC分类号： H03K5/05 , H03K19/003
CPC分类号： G06K15/02 , H03K5/05 , H03K19/00346
摘要： An image forming apparatus includes a function unit to perform one or more functions of the image forming apparatus; and a control unit (200) to control the function unit to perform the functions of the image forming apparatus, wherein the control unit (200) includes: a first signal generator (210) to generate a first signal comprising a control signal to control the function unit; a second signal generator (220) to generate a second signal comprising a pulse signal with a predetermined high frequency; a synthesizer (230) to generate a third signal by synthesizing the first signal and the second signal during an edge period of the first signal; and an outputter (240) to output the third signal.
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公开(公告)号：EP0829963A2
公开(公告)日：1998-03-18
申请号：EP97115428.1
申请日：1997-09-06
CPC分类号： G06F1/10 , H03K5/00006
摘要： A clocking scheme is provided which uses an external clock signal having a frequency F, and generates an internal master clock signal equal having a frequency lower than (e.g., 1/2) F. The internal master clock signal operating at, for example, half the speed of the external clock is routed throughout a device to components on the device requiring a clock signal (e.g., input or output buffers in a synchronous memory product). A stream of narrow pulses corresponding to rising and falling edges of the internal master clock signal are locally generated for those components which require a clock signal at full frequency. This stream of narrow pulses has a frequency of F.
摘要翻译： 提供了一种使用具有频率F的外部时钟信号的时钟方案，并产生等于具有低于（例如1/2）F的频率的内部主时钟信号。内部主时钟信号例如在一半 外部时钟的速度通过设备传送到需要时钟信号的设备上的组件（例如，同步存储器产品中的输入或输出缓冲器）。 与内部主时钟信号的上升沿和下降沿相对应的窄脉冲流局部产生于需要全频时钟信号的部件。 这个窄脉冲流的频率为F.
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5.发明公开A data processing system which generates a waveform with improved pulse width resolution 失效用于生成波形的数据处理系统具有改进的脉冲宽度分辨率。
公开(公告)号：EP0540949A2
公开(公告)日：1993-05-12
申请号：EP92118085.7
申请日：1992-10-22
申请人： MOTOROLA, INC.
CPC分类号： G06F1/025
摘要： A data processing system (10) capable of generating an output waveform (22) that has enhanced pulse width resolution. In one form, the system uses a counter (34) which is incremented by an input clock (20) running at an operating frequency of the system. Instead of incrementing the counter (34) by one, the counter (34) is incremented by a power of two so that the counter (34) appears to be counting a power of two faster. However, in order to increase the effective resolution of the counter (34) , the second edge of the output waveform (22) must be correctly adjusted depending on the desired duty cycle and period. The end result is a counter (34) that can produce a power of two greater resolution while still using the operating frequency of the system as an input clock (20).
摘要翻译： 一种数据处理系统（10），其能够在输出波形（22）产生的并具有增强的脉冲宽度分辨率。 在一种形式中，该系统使用该被加至输入时钟（20）的计数器（34）所有在在该系统的工作频率运行，而是增加由一个计数器（34），计数器（34）被加 二的幂这样做的计数器（34）似乎是计数两个更快的功率。 然而，为了增加所述计数器（34）的有效分辨率，输出波形（22）的第二边缘必须正确取决于期望的占空比和周期调整。 最终的结果是一个计数器（34），确实可以产生两个更大的分辨率的能力，同时使用该系统的工作频率，以输入时钟（20）停止。
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公开(公告)号：EP0502732A1
公开(公告)日：1992-09-09
申请号：EP92301898.0
申请日：1992-03-05
发明人： Hattangadi, Rajiv M.
摘要： A pulse generator for generating an output pulse which is synchronized to an internal clock pulse includes a detector latch circuit (24), a master latch (12), a clocked latch (14), a first clocked half-latch (16), and an output logic circuit (18). The detector latch (24) is responsive only to the positive edge of the asynchronous pulse of a varying width for generating a trigger signal which is latched to a low logic level. The master latch (12) is responsive to the trigger signal for generating a first latched signal which is latched to a high logic level. The clocked latch means (14) is responsive to the first latched signal and a first internal clock pulse signal for generating a second latched signal which is latched to a high logic level. The first clocked half-latch (16) is responsive to the second latched signal and a second internal clock pulse signal for generating a control signal. The output logic circuit (18) is responsive to the first internal clock pulse signal and the control signal for generating an output pulse signal which is synchronized to the first internal clock pulse signal when the control signal is at a low logic level. A clearing circuit (19) is provided and is responsive to the control signal and the first internal clock pulse signal for generating a clearing signal which resets the first latched signal to a low logic level at the output of the master latch.
摘要翻译： 用于产生与内部时钟脉冲同步的输出脉冲的脉冲发生器包括检测器锁存电路（24），主锁存器（12），时钟锁存器（14），第一时钟半锁存器（16）和 输出逻辑电路（18）。 检测器锁存器（24）仅响应于变化宽度的异步脉冲的上升沿，以产生锁存到低逻辑电平的触发信号。 主锁存器（12）响应于触发信号以产生锁存到高逻辑电平的第一锁存信号。 时钟锁存装置（14）响应于第一锁存信号和第一内部时钟脉冲信号，用于产生锁存到高逻辑电平的第二锁存信号。 第一时钟半锁存器（16）响应于第二锁存信号和用于产生控制信号的第二内部时钟脉冲信号。 当控制信号处于低逻辑电平时，输出逻辑电路（18）响应于第一内部时钟脉冲信号和控制信号，用于产生与第一内部时钟脉冲信号同步的输出脉冲信号。 提供一个清除电路（19），并且响应于控制信号和第一内部时钟脉冲信号，用于产生一个清除信号，该清除信号使第一锁存信号在主锁存器的输出处复位成低逻辑电平。
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7.发明授权
公开(公告)号：EP0304450B1
公开(公告)日：1992-04-01
申请号：EP88901993.1
申请日：1988-01-28
CPC分类号： H03K3/017 , H03K5/05 , H03K5/131 , H03K2005/00234 , H03K2005/00254
摘要： A method and apparatus for obtaining high frequency resolution of a low frequency data signal are provided. The invention comprises a low frequency select logic (27) for generating the data signal having low frequency resolution, low frequency state machine logic (29) for determining whether the data signal is resolved to predetermined high frequency resolution characteristics and circuitry for generating a correction signal to modify the data signal to high frequency resolution, and high frequency logic (17) for modifying the data signal in response to the low frequency correction signal. The high frequency logic (17) operates to selectively modify the path of low frequency data in response to the correction signal to modify the low frequency data signal to obtain high frequency resolution .
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8.发明公开Anordnung zur Entzerrung der Impulsbreiten eines Digitalsignals 失效Anordnung zur Entzerrung der Impulsbreiten eines Digitalsignals。
公开(公告)号：EP0309849A1
公开(公告)日：1989-04-05
申请号：EP88115331.6
申请日：1988-09-19
CPC分类号： H03K5/05 , H03K5/1252
摘要： In digitalen Nachrichtenübertragungssystemen werden die übertragenen Digitalsignale mit Leitungsentzerrern regeneriert. Da bei digitalen Taktrückgewinnungseinrichtungen höhere Anforderungen an die Entzerrung gestellt werden ist es notwendig, die Impulsbreiten nochmals zu entzerren.
Der Beginn der Impulse des entzerrten Digitalsignals (D3) wird aus den vorderen Flanken der zu entzerrenden Impulse des Digitalsignals (D2) und das Ende der Impulse des entzerrten Digitalsignals (D3) aus den vorderen Flanken der Impulse eines Daten-Hilfstakts (DHT) abgeleitet. Dieses Verfahren läßt sich beispielsweise in einer integrierten Schaltung mit zwei D-Flipflops (22,23) durchführen, die die Impulse von einem JK-Flipflop (26) gesteuert abwechselnd verarbeitet. Dadurch lassen sich auch Digitalsignale (D2) einer Bitrate gleich oder größer 34 Mbit/s verarbeiten.
Digitale Taktrückgewinnungseinrichtungen in Digitalsignal-Multiplexgeräten und -Verteilermultiplexern.摘要翻译： 在数字电信传输系统中，传输的数字信号用线均衡器再生。 由于对数字时钟恢复装置的均衡性要求更高，因此需要再次均衡脉冲宽度。 ...均衡数字信号（D3）的脉冲的开始从数字信号（D2）的脉冲的前沿导出以被均衡，并且均衡数字信号（D3）的脉冲的结束 ）从数据辅助时钟（DHT）的脉冲的前沿导出。 该方法可以例如在具有在JK触发器（26）的交替控制下处理脉冲的两个D触发器（22,23）的集成电路中进行。 结果，可以处理等于或大于34Mbit / s的比特率的偶数数字信号（D2）。 数字信号复用器和分配器多路复用器中的数字时钟恢复器件。 ...
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公开(公告)号：EP2920882B1
公开(公告)日：2019-07-03
申请号：EP13798501.6
申请日：2013-11-15
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10.发明公开PROBABILISTIC DIGITAL DELAY MEASUREMENT DEVICE 审中-公开DIGITALE PROBABILISTISCHEVERZÖGERUNGSMESSVORRICHTUNG
公开(公告)号：EP2961065A1
公开(公告)日：2015-12-30
申请号：EP15168850.4
申请日：2015-05-22
摘要： A method and a corresponding device for providing a delay value of a communication electronic unit. A digital input signal is delayed by a delay element. The input and the output signals of the delay element are sampled and the sampled signals are compared. A mismatch counter is incremented when the amplitudes of the sampled signals are not equal and a signal transition counter N is incremented when the input signal transitions. The provided delay value is proportional to the mismatch counting value, proportional to the length of the sampling intervals and inversely proportional to the signal transition counting value.
摘要翻译： 一种用于提供通信电子单元的延迟值的方法和相应的装置。 数字输入信号被延迟元件延迟。 对延迟元件的输入和输出信号进行采样，并比较采样信号。 当采样信号的幅度不相等且信号转换计数器N在输入信号转换时递增时，不匹配计数器递增。 提供的延迟值与不匹配计数值成比例，与采样间隔的长度成比例，并与信号转换计数值成反比。
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