半導体装置
    21.
    发明专利
    半導体装置 审中-公开
    半导体器件

    公开(公告)号:JP2016152261A

    公开(公告)日:2016-08-22

    申请号:JP2015027648

    申请日:2015-02-16

    Inventor: 大川 峰司

    Abstract: 【課題】飽和圧を大きくすることなく、耐圧を向上させることができる半導体装置を提供する。 【解決手段】半導体装置10は、第1主電源46と、第2主電源26と、第1主電源46と電気的に接触する第1導電型の第1半導体領域40(エミッタ領域)と、第2主電源26と電気的に接触する第1導電型の第2半導体領域20と、第1半導体領域40と第2半導体領域20(コレクタ領域)の間に配置されており、第1半導体領域40と第2半導体領域20を分離する第2導電型の第3半導体領域30(ベース領域)と、第3半導体領域30内に配置されており、第2半導体領域20と第3半導体領域30との間に逆バイアス電圧が印加されたときに第3半導体領域30に伸びる空乏層の広がりを抑制する空乏層抑制領域50a〜50eと、を有している。 【選択図】図1

    Abstract translation: 要解决的问题:提供可以在不增加饱和电压的情况下提高击穿电压的半导体器件。解决方案:半导体器件10包括:第一主电源46; 第二主电源26; 与第一主电源46电接合的第一导电类型的第一半导体区域40(发射极区域); 与第二主电源26电接合的第一导电类型的第二半导体区域20; 布置在第一半导体区域40和第二半导体区域20(集电极区域)之间的第二导电类型的第三半导体区域30(基极区域),用于隔离第一半导体区域40和第二半导体区域20; 以及布置在第三半导体区域30中的耗尽层抑制区域50a-50e,用于当在第二半导体区域20和第三半导体区域30之间施加反向偏置电压时,抑制延伸到第三半导体区域30的耗尽层的延伸。 选择图:图1

    スイッチング素子
    22.
    发明专利
    スイッチング素子 审中-公开
    开关元件

    公开(公告)号:JP2015204388A

    公开(公告)日:2015-11-16

    申请号:JP2014083287

    申请日:2014-04-15

    Abstract: 【課題】 ホットキャリアの問題が生じ難いスイッチング素子を提供する。 【解決手段】 スイッチング素子は、第1導電型のドレイン領域と、ドレイン領域と接している第1導電型のドリフト領域と、ドリフト領域と接している第2導電型のボディ領域と、ボディ領域と接している第1導電型のソース領域と、ボディ領域の上面に形成されている第1絶縁膜と、第1絶縁膜上に形成されているゲート電極と、ドリフト領域の上面に形成されている第2絶縁膜と、ドレイン領域の下側に形成されており、ドリフト領域によってドレイン領域から分離されている第2導電型のフローティング領域を有する。 【選択図】図1

    Abstract translation: 要解决的问题:提供一种不易发生热载流子问题的开关元件。解决方案:开关元件具有第一导电型漏极区域,与漏极接触的第一导电型漂移区域 与漂移区接触的第二导电型体区,与体区接触的第一导电型源极区,形成在体区的上表面的第一绝缘膜,形成的栅电极 在所述第一绝缘膜上形成在所述漂移区的上表面上的第二绝缘膜,以及形成在所述漏极区的下侧上并且由所述漏极区与所述漂移区分离的第二导电型浮动区。

    ツェナーダイオード
    23.
    发明专利
    ツェナーダイオード 有权
    ZENER二极管

    公开(公告)号:JP2015088670A

    公开(公告)日:2015-05-07

    申请号:JP2013227332

    申请日:2013-10-31

    Abstract: 【課題】 温度特性がよく、かつ、逆降伏電圧が高いツェナーダイオードを提供する。 【解決手段】 ツェナーダイオード10であって、半導体基板12と、アノード電極40と、カソード電極42を有しており、半導体基板12が、アノード電極40に接続されているp型のアノード領域20と、アノード領域20に接しているn型の電流パス領域22と、アノード領域20及び電流パス領域22に接しており、n型であり、電流パス領域22よりもn型不純物濃度が低く、直接または他のn型領域26を介してカソード電極42に接続されているドリフト領域24を有する。 【選択図】図1

    Abstract translation: 要解决的问题:提供具有良好温度特性和高反向击穿电压的齐纳二极管。解决方案:齐纳二极管10包括半导体衬底12,阳极电极40和阴极电极42.半导体衬底12具有 连接到阳极电极40的p型阳极区域20; 与阳极区域20接触的n型电流路径区域22; 与阳极区域20和电流路径区域22接触的漂移区域24为n型,具有比电流路径区域22低的n型杂质浓度,并且直接与阴极电极42连接 或经由另一n型区域26。

    スイッチング素子の製造方法
    24.
    发明专利

    公开(公告)号:JP2020077829A

    公开(公告)日:2020-05-21

    申请号:JP2018211730

    申请日:2018-11-09

    Abstract: 【課題】 GaN系半導体を有するスイッチング素子に電界緩和層を形成する。 【解決手段】 スイッチング素子の製造方法であって、GaN系半導体によって構成されたn型のドリフト層上にGaN系半導体によって構成されたp型のボディ層をエピタキシャル成長させる工程と、前記ボディ層の表面に底面が前記ボディ層内に位置するトレンチを形成する工程と、前記トレンチの前記底面にn型不純物を注入することによって前記ボディ層内に前記トレンチの前記底面から前記ドリフト層まで分布するn型の底部層を形成する工程と、前記トレンチ内にゲート絶縁膜とゲート電極を形成する工程と、前記ボディ層によって前記底部層から分離されているとともに前記ゲート絶縁膜に接するn型のソース層を形成する工程を有する。 【選択図】図3

    スイッチング素子
    25.
    发明专利

    公开(公告)号:JP2020031132A

    公开(公告)日:2020-02-27

    申请号:JP2018155646

    申请日:2018-08-22

    Inventor: 大川 峰司

    Abstract: 【課題】 電子蓄積層の抵抗を低減しながら、適切なゲート閾値を実現する。 【解決手段】 スイッチング素子であって、半導体基板が、n型のソース層と、p型のボディ層と、n型のドリフト層を有している。第1ゲート絶縁膜が、前記ソース層の表面、前記ボディ層の表面、及び、前記ドリフト層の表面に跨る範囲を覆っている。第2ゲート絶縁膜が、前記第1ゲート絶縁膜よりも高い誘電率を有しており、前記第1ゲート絶縁膜に隣接する位置で前記ドリフト層の前記表面を覆っている。ゲート電極が、前記第1ゲート絶縁膜及び前記第2ゲート絶縁膜を介して、前記ソース層、前記ボディ層、及び、前記ドリフト層に対して対向している。 【選択図】図1

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