公开(公告)号：JP2016051472A

公开(公告)日：2016-04-11

申请号：JP2015163388

申请日：2015-08-21

Applicant: パナソニックIPマネジメント株式会社

Inventor： 山田 昌宏 ,  大塚 健

IPC: G06F12/00 ,  G06F12/02 ,  G06F13/16 ,  G06F12/06

CPC classification number: G06F3/061 ,  G06F13/28 ,  G06F3/0655 ,  G06F3/0679 ,  G06F2206/1014

Abstract: 【課題】不揮発メモリのセクタに記録されるデータの転送を並列化することにより、性能向上を実現したメモリカードを提供する。 【解決手段】メモリカード102は、不揮発メモリ11と、内部メモリ8と、バス変換部9と、メディアコントローラ10とを備える。不揮発メモリ11は、書き換え可能である。内部メモリ8は、ホスト101から転送されるデータを、不揮発メモリ11の最小転送単位のN(Nは自然数)倍を単位とするM(Mは2以上の整数)個のセグメントに分割して記録する。バス変換部9は、内部メモリ8に記録されたM個のセグメントそれぞれから、最小転送単位の1/Mのデータを並列に出力する。メディアコントローラ10は、バス変換部9から並列に入力されるそれぞれの異なるセグメントに属する1/Mのデータをまとめて1つの最小転送単位のデータとして不揮発メモリ11に記録する。 【選択図】図1

Abstract translation: 要解决的问题：提供能够通过并行化记录在非易失性存储器的扇区上的数据的传输来实现性能提高的存储卡。解决方案：存储卡102包括非易失性存储器11，内部存储器8，总线转换 部分9和媒体控制器10.非易失性存储器11是可重写的。 内部存储器8将从主机101传送的数据分离并记录作为一个单位的非易失性存储器11的最小传送单元的N（N是自然数）倍的M（M是2以上的整数）。 总线转换部分9从记录在内部存储器8上的每个M段并行地输出最小传送单元的1 / M的数据。媒体控制器10将属于并行输入的不同段的1 / M的数据一并记录在一起 从非易失性存储器11中的总线转换部分9作为一个最小传送单元的数据。图1：

公开(公告)号：JP2016045899A

公开(公告)日：2016-04-04

申请号：JP2014172064

申请日：2014-08-26

Applicant: 株式会社リコー

Inventor： 嵯峨 嘉孝

IPC: G06F13/28

CPC classification number: G06F13/28 ,  G06F13/1673

Abstract: 【課題】所定のモジュールに対応して構成されたDMACと所定の機能を実現するために構成されたDMACとを併用する場合において効率的な制御を実現すること。 【解決手段】所定のモジュールに対応して構成されたモジュール対応DMACと、モジュール対応DMACとは異なる機能を実現する機能対応DMACと、入力された順にデータを出力する一時記憶装置と備え、モジュール対応DMACは所定のモジュールから取得したデータを一時記憶装置に入力し、一時記憶装置はモジュール対応DMACにより入力されたデータを機能対応DMACに出力し、若しくは、機能対応DMACは所定のモジュールに転送するべきデータを一時記憶装置に入力し、一時記憶装置は機能対応DMACにより入力されたデータをモジュール対応DMACに出力し、モジュール対応DMACは一時記憶装置から出力されたデータを前記所定のモジュールに転送する 【選択図】図1

Abstract translation: 要解决的问题：在使用配置为与预定模块兼容的DMAC和配置为启用预定功能的DMAC时实现有效控制。解决方案：数据传输控制装置包括：模块兼容的DMAC，被配置为兼容 具有预定模块; 功能兼容的DMA，其实现与模块兼容的DMAC不同的功能; 以及以输入顺序输出数据的临时存储装置。 模块兼容的DMAC将从预定模块获得的数据输入到临时存储设备。 临时存储装置将由模块兼容的DMAC输入的数据输出到功能兼容的DMAC或功能兼容的DMAC将要传送到预定模块的数据输入到临时存储装置。 临时存储设备将由功能兼容的DMAC输入的数据输出到模块兼容的DMAC。 模块兼容的DMAC将从临时存储设备输出的数据传输到预定模块。选择图：图1

公开(公告)号：JP2015194877A

公开(公告)日：2015-11-05

申请号：JP2014072144

申请日：2014-03-31

Applicant: 富士通株式会社

Inventor： 和田 洋征

IPC: G06F12/00 ,  G06F13/10 ,  G06F12/16 ,  G06F12/10

CPC classification number: G06F11/1484 ,  G06F11/106 ,  G06F13/1694 ,  G06F13/28 ,  G06F2201/815

Abstract: 【課題】メモリに記憶された所定単位のデータ毎の要約値を計算する際の処理部の負荷を軽減する。 【解決手段】メモリコントローラ18は、メモリモジュール14とCPU16との間で、データの転送を行う。メモリコントローラ18は、メモリに記憶されたデータをアドレス順に所定単位毎に順次読み出し、読み出したデータに対してエラー検出及び訂正を行うメモリスクラビング処理の実行を制御するメモリスクラビング制御回路22を備える。また、メモリコントローラ18は、メモリスクラビング制御回路22により読み出されたデータ、または、エラー検出訂正回路30から出力されたデータを利用して、1ページ分のデータ毎のハッシュ値を計算するハッシュ値計算回路34を備える。 【選択図】図1

Abstract translation: 要解决的问题：减少处理单元在计算存储在存储器中的预定单元的每个数据段的摘要值时的负载。解决方案：存储器控制器18在存储器模块14和CPU16之间执行数据传送。 存储器控制器18包括一个存储器擦除控制电路22，其按地址的顺序依次读取存储在每个预定单元的存储器中的数据，并控制其中执行读取数据的错误检测和校正的存储器擦除处理的执行。 此外，存储器控制器18包括散列值计算电路34，其通过使用由存储器擦除控制电路22读取的数据或从错误检测/校正输出的数据来计算一页的每个数据段的散列值 电路30。

公开(公告)号：JP2015103121A

公开(公告)日：2015-06-04

申请号：JP2013244535

申请日：2013-11-27

Applicant: 京セラドキュメントソリューションズ株式会社

Inventor： 五島 諭

IPC: H04N1/00 ,  G06F9/445

CPC classification number: G06F13/28

Abstract: 【課題】 同時に複数のアクセスを許可しない補助記憶装置に複数のCPUのそれぞれの起動プログラムが記憶されている場合であっても、特定の1つのCPUによる起動プログラムに基づいた起動時間を優先的に短縮しながら、他のCPUによる起動プログラムに基づいた起動時間も短縮することができる電子機器を提供する。 【解決手段】 MFPのNANDデバイスコントローラーは、サブCPU用起動プログラムをNANDデバイスからDMA転送によってロードしている場合に(S134)、NANDデバイスからのメインCPU用起動プログラムの少なくとも一部の転送がメインCPUから指示されたとき(S135でYES)、サブCPU用起動プログラムのロードを一時停止させた(S136)後、メインCPUから指示された転送(S137)の終了によって、サブCPU用起動プログラムのロードを再開する(S138)ことを特徴とする。 【選択図】 図4

Abstract translation: 要解决的问题：为了提供即使当多个CPU中的每一个的开始程序被存储在不允许多个同时访问的辅助存储装置中时，也能够基于开始优先地缩短开始时间， 由一个特定的CPU进行编程，还可以通过其他CPU基于启动程序缩短启动时间。解决方案：MFP（多功能外设）的NAND设备控制器配置为通过DMA传输加载子CPU的启动程序 从NAND装置（S134）开始，并且从主CPU指示从NAND装置向主CPU发送至少一部分主CPU的开始程序时（S135：是），暂时停止开始装载 对于副CPU（S136）的程序，并且当从主CPU指示的传送（S137）结束时，继续加载子CPU的启动程序（S138）。

公开(公告)号：JP2015036991A

公开(公告)日：2015-02-23

申请号：JP2014164077

申请日：2014-08-12

Applicant: インテル コーポレイション ,  Intel Corp ,  インテル コーポレイション

Inventor： ELIEZER TAMIR ,  ELIEL LOUZOUN ,  MATTHEW R WILCOX

IPC: G06F13/10

CPC classification number: H04L47/56 ,  G06F13/00 ,  G06F13/24 ,  G06F13/28 ,  G06F13/385

Abstract: 【課題】待ち時間低減パケット処理に関して、ソケット及びデバイスキューの管理のためのシステム提供する。【解決手段】デバイスキューとデバイスキューの各々についての関連する固有ソケットとを識別するエントリを含む固有リストを維持するステップと、固有ソケットは、パケットを受信する複数のソケットから選択されるステップと、固有リスト上のデバイスキューをビジーポーリングするステップと、複数のソケットのうち1つからパケットを受信するステップと、受信されたパケットが割り込み処理モジュールによって提供された場合に固有リストを更新するステップと、を含む。この更新するステップは、パケットに関連付けられたデバイスキューとソケットを識別するステップと、識別されたデバイスキューが固有リスト上にない場合に、固有リスト上に新しい、デバイスキューと識別されたソケットを含むエントリを作成する。【選択図】図1

Abstract translation: 要解决的问题：提供一种关于减少延迟分组处理的套接字和设备队列的管理系统。解决方案：系统可以包括以下步骤：维护唯一列表，其包括标识设备队列的条目和相关联的唯一套接字 每个设备队列：从被配置为接收分组的多个套接字中选择唯一的套接字; 在唯一列表上轮询设备队列; 从所述多个插座中的一个接收数据包; 以及响应于检测到所接收的分组是由中断处理模块提供的，更新所述唯一列表。 更新唯一列表的步骤包括识别与分组相关联的设备队列和与分组相关联的套接字，并且如果所识别的设备队列不在唯一列表上，则创建包括所识别的设备队列和所标识的设备队列的新条目 套接字，在唯一列表上。

公开(公告)号：JP5648472B2

公开(公告)日：2015-01-07

申请号：JP2010288274

申请日：2010-12-24

Applicant: 富士通セミコンダクター株式会社

Inventor： 太郎 柴田 ,  太郎 柴田

IPC: G06F13/28

CPC classification number: G06F13/28

公开(公告)号：JP2014529829A

公开(公告)日：2014-11-13

申请号：JP2014528694

申请日：2012-09-04

Applicant: クアルコム,インコーポレイテッド

Inventor： クリストファー・エドワード・クーブ ,  ルシアン・コドレシュ ,  エリック・ジェームズ・プロンドケ ,  ブライアン・シー・バイヤードルファー

IPC: G06F12/10 ,  G06F12/08 ,  G06F13/14

CPC classification number: G06F13/28 ,  G06F12/0815 ,  G06F12/1081 ,  G06F2212/151 ,  G06F2212/621 ,  G06F2213/0058 ,  Y02D10/13 ,  Y02D10/14

Abstract: 方法は、デバイスの仮想アドレスから物理アドレスへの変換を管理するコントローラで、物理アドレスを、共有メモリの代わりに発生元デバイスに選択的に経路設定するステップを含む。この物理アドレスは、仮想デバイスからのデータアクセスに対応する。この方法は、仮想化入力/出力を実施するコンピューティングシステムで、ローカルコヒーレンシを提供することができる。

Abstract translation: 该方法是用于管理该装置的一个物理地址，物理地址的虚拟地址的转换，包括选择性地路由，而不是共享存储器发端设备的步骤的控制器。 的物理地址对应于从虚拟设备的数据访问。 该方法中，在执行该虚拟输入/输出的计算系统，它可以提供一个本地一致性。

公开(公告)号：JPWO2012160792A1

公开(公告)日：2014-07-31

申请号：JP2013516199

申请日：2012-05-17

Applicant: パナソニック株式会社

Inventor： 純一 森田 ,  純一 森田

IPC: G06F12/00

CPC classification number: G06F13/28

Abstract: 通信端末は、相手端末に送信されるファイルを記憶する記憶部と、相手端末にファイルを送信する通信部と、転送するデータ毎に、クラスタのクラスタ情報を求めるクラスタ情報計算部と、クラスタ情報計算部が求めた転送するクラスタのクラスタ情報を基に、ファイルを記憶部から通信部にDMA転送するDMA転送部と、を備える。クラスタ情報計算部は、DMA転送中に、次に転送するクラスタのクラスタ情報を求める。

公开(公告)号：JP5537919B2

公开(公告)日：2014-07-02

申请号：JP2009287965

申请日：2009-12-18

Applicant: エミュレックス デザイン アンド マニュファクチュアリング コーポレーション

Inventor： マイケル・リウ ,  ブラドレイ・ローチ ,  サム・ス ,  ピーター・フィアッコ

IPC: G06F13/12 ,  G06F15/17 ,  G06F13/14 ,  G06F13/28 ,  G06F15/173

CPC classification number: G06F13/28 ,  G06F13/387

公开(公告)号：JP2014106977A

公开(公告)日：2014-06-09

申请号：JP2013243556

申请日：2013-11-26

Applicant: Samsung Electronics Co Ltd ,  三星電子株式会社Samsung Electronics Co.,Ltd.

Inventor： SHIM HOJUN ,  KIM EUNCHAN

IPC: G06F13/36 ,  G06F13/10 ,  G06F13/28

CPC classification number: G06F3/0659 ,  G06F3/061 ,  G06F3/0689 ,  G06F13/24 ,  G06F13/28

Abstract: PROBLEM TO BE SOLVED: To provide a storage device which includes a host buffer adapter and is capable of bidirectional data transfer.SOLUTION: A storage device includes: a first interface circuit for transmitting/receiving data through a first interface; a host bus adapter for communicating with the first interface circuit through the first interface; a second interface emulator for communicating with the host bus adapter through a second interface; a direct memory access circuit for executing data transfer with an external host memory; at least one non-volatile memory device for storing data; and a memory controller for controlling the at least one non-volatile memory device in response to an input/output request which is output from the second interface emulator. The direct memory access circuit executes bidirectional data transfer from the first interface circuit at the time of data transfer and generates a sequence of frame information structure through the second interface after the data transfer.

Abstract translation: 要解决的问题：提供一种包括主机缓冲适配器并且能够进行双向数据传输的存储设备。解决方案：存储设备包括：第一接口电路，用于通过第一接口发送/接收数据; 主机总线适配器，用于通过第一接口与第一接口电路进行通信; 用于通过第二接口与所述主机总线适配器通信的第二接口仿真器; 用于与外部主机存储器执行数据传送的直接存储器存取电路; 用于存储数据的至少一个非易失性存储装置; 以及存储器控制器，用于响应于从第二接口仿真器输出的输入/输出请求来控制该至少一个非易失性存储器件。 直接存储器访问电路在数据传输时从第一接口电路执行双向数据传送，并且在数据传输之后通过第二接口生成帧信息结构序列。