公开(公告)号：JP4969054B2

公开(公告)日：2012-07-04

申请号：JP2005125413

申请日：2005-04-22

Applicant: ルネサスエレクトロニクス株式会社

Inventor： 英生 井上 ,  勲 峯松 ,  高浩 池野辺

IPC: G06F13/28

CPC classification number: G06F13/28

公开(公告)号：JP4956922B2

公开(公告)日：2012-06-20

申请号：JP2005171141

申请日：2005-06-10

Applicant: ソニー株式会社

Inventor： 利幸 西原 ,  芳男 酒井

IPC: G06F12/08 ,  G06F12/00 ,  G06F12/02 ,  G06F12/06

CPC classification number: G06F12/0246 ,  G06F3/0641 ,  G06F12/00 ,  G06F12/0223 ,  G06F12/08 ,  G06F12/0813 ,  G06F12/0866 ,  G06F12/10 ,  G06F12/1009 ,  G06F12/1081 ,  G06F13/28 ,  G06F2212/1024 ,  G06F2212/2022 ,  G06F2212/2024 ,  G06F2212/7201 ,  G11C8/08 ,  G11C11/22 ,  Y02D10/13

Abstract: A storage device (50) able to make a redundant write operation of unselected data unnecessary and able to optimize an arrangement of pages to a state having a high efficiency for rewriting, wherein the storage device (50) has a first memory unit (51), a second memory unit (52) having a different access speed from the first memory (51), and a control circuit (54), wherein the control circuit (54) has a function of timely moving the stored data in two ways between the first memory unit (51) and the second memory unit (52) having different access speeds in reading or rewriting.

公开(公告)号：JP4915631B2

公开(公告)日：2012-04-11

申请号：JP2002524835

申请日：2001-08-23

Applicant: エスティー‐エリクソン、ソシエテ、アノニム

Inventor： アクセル、ハートウィグ ,  ステファン、コーク ,  ハンス−ジョアキム、ゲルク

IPC: G06F15/167 ,  G06F15/17 ,  G06F13/28 ,  G06F13/40

CPC classification number: G06F13/4004 ,  G06F13/28 ,  G06F15/167

公开(公告)号：JP2012508428A

公开(公告)日：2012-04-05

申请号：JP2011536629

申请日：2009-12-07

Applicant: インテル コーポレイション

Inventor： ハフマン，アンバー ,  ロイヤー，ロバート

IPC: G06F13/10 ,  G06F3/06

CPC classification number: G06F9/30043 ,  G06F3/061 ,  G06F3/0659 ,  G06F3/0671 ,  G06F13/28

Abstract: Methods and systems for queuing transfers of multiple non-contiguous address ranges within a single command are disclosed. Embodiments of systems include system processors, memory to store data and executable software, and storage devices to receive transfer commands stored in system memory. A host controller interface driver is executed by one or more system processors and collects multiple non-continuous address ranges from storage-device transfer requests and records starting addresses and quantities of data to transfer for each non-continuous range in a tagged command list. It records the number of address ranges in the tagged command list, and a tagged-transfer opcode in a command, and stores the command and the tagged command list in a command table for the storage device. It records a base address for the command table in memory and an offset for the tagged command list into a command header, which is stored in a command queue.

公开(公告)号：JP2012048704A

公开(公告)日：2012-03-08

申请号：JP2011077840

申请日：2011-03-31

Applicant: Lsi Corp ,  エルエスアイ コーポレーション

Inventor： DAY BRIAN A

IPC: G06F13/28 ,  G06F13/10 ,  G06F13/38

CPC classification number: G06F13/28 ,  G06F2213/0028 ,  G06F2213/0032

Abstract: PROBLEM TO BE SOLVED: To improve the performance of a SATA storage system in utilizing a SAS initiator acting as a SATA host coupled with multiple SATA storage devices.SOLUTION: The present invention relates to a method and apparatus for improved performance in communications between a SAS/STP initiator device and a plurality of SATA storage devices coupled with the initiator through an enhanced switching device. The switching device is enhanced in accordance with features and aspects hereof to receive a DMA SETUP FIS from a SATA storage device and to transmit multiple modified DMA SETUP FISs to the initiator where each modified DMA SETUP FIS comprises a subcount less than the maximum count in the received DMA SETUP FIS.

Abstract translation: 要解决的问题：提高SATA存储系统在利用与多个SATA存储设备耦合的SATA主机的SAS启动器方面的性能。 解决方案：本发明涉及一种通过增强型交换设备改善SAS / STP启动器设备与多个与发起者耦合的SATA存储设备之间的通信性能的方法和装置。 根据其特征和方面，交换设备被增强以从SATA存储设备接收DMA设置FIS，并将多个修改的DMA设置FIS发送到启动器，其中每个修改的DMA设置FIS包括小于 接收到DMA SETUP FIS。 版权所有（C）2012，JPO＆INPIT

公开(公告)号：JP2011530744A

公开(公告)日：2011-12-22

申请号：JP2011522204

申请日：2009-08-05

Applicant: アスペン・アクイジション・コーポレーション

Inventor： モウドギル、マヤン ,  ワン、シェンホン

IPC: G06F13/28

CPC classification number: G06F13/28

Abstract: ＤＭＡエンジンの動作のための方法について記述する。 第１のコピー元メモリ位置から第１のコピー先メモリ位置への第１のバイト数の転送のために、コピーが開始される。 その後、第１のバイト数がコピーされる前に停止命令が発行される。 コピーが中止された後、コピーされることになる残りのバイト数を含む第２のバイト数が確立される。 転送が停止された後、第２のバイト数の量が識別される。 その後、量情報が発生されて記憶される。 どこに第２のバイト数が記憶されるかを示すために第２のコピー元メモリ位置が識別される。 その後、第２のコピー元メモリ位置情報が発生されて記憶される。 その後、どこに第２のバイト数が転送されることになるかを示すために第２のコピー先メモリ位置が識別される。 その後、第２のコピー先メモリ位置情報が発生されて記憶される。

公开(公告)号：JP4831759B2

公开(公告)日：2011-12-07

申请号：JP2007069960

申请日：2007-03-19

Applicant: インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： ウエン・ショング ,  ダーク・マイケル ,  ビン・フア ,  ホン・ラム・フア

IPC: G06F13/28

CPC classification number: G06F13/28

公开(公告)号：JP4800207B2

公开(公告)日：2011-10-26

申请号：JP2006515368

申请日：2004-06-23

Applicant: インテル コーポレイション

Inventor： ニ，ジエ ,  フートラル，ウィリアム

IPC: G06F13/28

CPC classification number: G06F13/28

公开(公告)号：JP2011204269A

公开(公告)日：2011-10-13

申请号：JP2011134031

申请日：2011-06-16

Applicant: Intel Corp ,  インテル コーポレイション

Inventor： NI JIE ,  FUTRAL WILLIAM

IPC: G06F13/28

CPC classification number: G06F13/28

Abstract: PROBLEM TO BE SOLVED: To provide a DMA controller that carries out DAM transfer wherein an address is written into a DMA register of a DMA controller specifying a memory location within a memory device at which either the parameters for a transfer of a block of data are provided or the status of the transfer of a block of data is to be written by the DMA controller.SOLUTION: The DMA controller writes a value showing a transfer status of a data block from a source data location to a destination data location into a transfer status storage location, has a base address resister of the transfer status storage location. A control device writes a value specifying a base address of the transfer status storage location for each transfer into the base address resistor of the transfer status storage location. The base address of the transfer status storage location is different in at least part of the transfer. The base address of the transfer status storage location in a certain transfer is an address in a system memory. The base address of the transfer status storage location in other transfers is an address in a memory of another device.

Abstract translation: 要解决的问题：提供一种执行DAM传输的DMA控制器，其中将地址写入DMA控制器的DMA寄存器，该DMA控制器指定存储器设备内的存储器位置，在该存储器设备中，用于传输数据块的参数为 提供或传送数据块的状态将由DMA控制器写入。解决方案：DMA控制器将表示数据块从源数据位置的传输状态的值写入到目标数据位置进入传输 状态存储位置，具有基地址转发状态存储位置。 控制装置将用于每次传送的传送状态存储位置的基地址指定给传送状态存储位置的基址电阻器。 转移状态存储位置的基址在传输的至少一部分是不同的。 传输状态存储位置的基地址是系统存储器中的一个地址。 其他传输中的传输状态存储位置的基址是另一设备的存储器中的地址。

公开(公告)号：JP4766498B2

公开(公告)日：2011-09-07

申请号：JP2008328251

申请日：2008-12-24

Applicant: 株式会社ソニー・コンピュータエンタテインメント

Inventor： 活志 大塚

IPC: G06F12/02

CPC classification number: G06F13/28