公开(公告)号：JP2021524121A

公开(公告)日：2021-09-09

申请号：JP2020564112

申请日：2019-04-16

Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッド ,  SILICON STORAGE TECHNOLOGY, INC.

Inventor： リャン、スアン ,  ヤン、ジェン−ウェイ ,  ウー、マン−タン ,  ドー、ナン ,  トラン、ヒュー バン

IPC: G11C16/04 ,  G11C16/14 ,  G11C16/26 ,  H01L27/11521 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  G11C16/16

Abstract: 行及び列にメモリセルを有するメモリデバイスであって、メモリセルの行について制御ゲートを一体に接続する複数のワード線と、メモリセルの列についてドレイン領域を電気的に一体に接続する複数のビット線と、メモリセルの行の1つにあり、かつメモリセルの第1の複数の列内にあるソース領域をそれぞれ電気的に一体に接続する第1のサブソース線と、メモリセルの行のうちの1つにあり、かつ第2の複数のメモリセルの列内にあるソース領域をそれぞれ電気的に一体に接続する複数の第2のサブソース線と、第1のソース線及び第2のソース線と、第1のサブソース線の1つと第1のソース線との間にそれぞれ接続された第1の選択トランジスタと、第2のサブソース線の1つと第2のソース線との間にそれぞれ接続された第2の選択トランジスタと、第1の選択トランジスタのうちの1つのゲート及び第2の選択トランジスタのうちの1つのゲートにそれぞれ接続された選択トランジスタ線とを備えるメモリデバイス。 【選択図】図4

公开(公告)号：JP2021523566A

公开(公告)日：2021-09-02

申请号：JP2020562590

申请日：2019-04-09

Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッド ,  SILICON STORAGE TECHNOLOGY, INC.

Inventor： ドー、ナン ,  ス、チェン−シェン ,  ヤン、ジェン−ウェイ

IPC: H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L29/78 ,  H01L21/8234 ,  H01L27/088 ,  H01L27/11521

Abstract: メモリデバイスは、離間したソース領域及びドレイン領域を有する半導体基板であって、基板のチャネル領域はこれらの間に延在する、半導体基板と、チャネル領域の第1の部分の上方に配設され、第1の厚さを有する絶縁材料によってそれから絶縁されるポリシリコンの浮遊ゲートであって、鋭角縁部で終端する傾斜上面を有する、ポリシリコンの浮遊ゲートと、チャネル領域の第2の部分の上方に配設され、第2の厚さを有する絶縁材料によってそれから絶縁されるポリシリコンのワード線ゲートと、ソース領域の上方に配設され、第3の厚さを有する絶縁材料によってそれから絶縁されるポリシリコンの消去ゲートであって、浮遊ゲートの鋭角縁部に巻き付き、それから絶縁されるノッチを含む、ポリシリコンの消去ゲートと、を含む。第3の厚さは第1の厚さよりも大きく、第1の厚さは第2の厚さよりも大きい。 【選択図】図17

公开(公告)号：JP2021506113A

公开(公告)日：2021-02-18

申请号：JP2020530487

申请日：2018-11-09

Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッド ,  SILICON STORAGE TECHNOLOGY, INC.

Inventor： ヤン、ジェン−ウェイ ,  ウー、マン−タン ,  チェン、チュン−ミン ,  スー、チエン−シェン ,  ドー、ナン

IPC: H01L29/788 ,  H01L29/792 ,  H01L27/11524 ,  H01L27/11546 ,  H01L21/8234 ,  H01L27/088 ,  H01L27/11531 ,  H01L21/336

Abstract: メモリデバイスは、同じ半導体基板に形成された、メモリセル、論理デバイス、及び高電圧デバイスを含む。メモリセル及び高電圧デバイスの下の基板の上面の部分は、論理デバイスの下の基板の上面部分に対して凹部加工されている。メモリセルは、基板のチャネル領域の第1の部分の上方に配設されたポリシリコン浮遊ゲートと、チャネル領域の第2の部分の上方に配設されたポリシリコンワード線ゲートと、基板のソース領域の上方に配設されたポリシリコン消去ゲートと、浮遊ゲートの上方に配設され、高K誘電体を含む複合絶縁層によって浮遊ゲートから絶縁された金属制御ゲートと、を含む。論理デバイスは、基板の上方に配設された金属ゲートを含む。高電圧デバイスは、基板の上方に配設されたポリシリコンゲートを含む。 【選択図】図25

公开(公告)号：JP2020536392A

公开(公告)日：2020-12-10

申请号：JP2020519326

申请日：2018-09-21

Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッド ,  SILICON STORAGE TECHNOLOGY, INC.

Inventor： ヤン、ジェン−ウェイ ,  チェン、チュン−ミン ,  ウー、マン−タン ,  ファン、チェン−チー ,  ドー、ナン

IPC: H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11524

Abstract: メモリエリア内にメモリセルを有するメモリデバイス、並びに第1及び第2の周辺エリア内に論理デバイスを形成する方法。メモリセルはそれぞれ、浮遊ゲート、ワード線ゲート、及び消去ゲートを含み、それぞれの論理デバイスはゲートを含む。ワード線ゲートの下の酸化物は、浮遊ゲートと消去ゲートとの間のトンネル酸化物とは別に形成され、第1の周辺エリア内のゲート酸化物でもある。ワード線ゲート、消去ゲート、及び両方の周辺エリア内のゲートは、同じポリシリコン層から形成される。消去ゲートとソース領域との間の酸化物は、トンネル酸化物より厚く、トンネル酸化物は、ワード線ゲートの下の酸化物より厚い。 【選択図】図29A