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公开(公告)号：JPWO2011007481A1
公开(公告)日：2012-12-20
申请号：JP2011522686
申请日：2010-04-08
申请人： パナソニック株式会社
摘要： 広帯域化のために生じる弊害を抑えつつ、広帯域化を実現する振幅変調器を提供する。広帯域用の源信号を受け付けて低周波用と高周波用との2系統に分岐させ、それぞれ別々に信号処理を施して低周波用源信号と高周波用源信号とを出力する信号処理部と、低周波用源信号を変調して低周波用変調信号を出力する第1変調部と、高周波用源信号を変調して高周波用変調信号を出力する第2変調部と、低周波用変調信号を低周波領域のみが有効に出力される第1入力端子へ入力し、かつ高周波用変調信号を高周波領域のみが有効に出力される第2入力端子へ入力して、第1入力端子へ入力された信号の高周波成分と第2入力端子へ入力された信号の低周波成分とを合成して、広帯域用の源信号に対応する変調された信号を次段へ出力する合成出力部とを備える。
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2.发明专利
公开(公告)号：JP4653224B2
公开(公告)日：2011-03-16
申请号：JP2008532520
申请日：2007-01-09
申请人： パナソニック株式会社
发明人： 昌克 前田
CPC分类号： H04W52/52 , H03G1/0088 , H03G3/004 , H03G3/3042
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3.发明专利
公开(公告)号：JP2009523327A
公开(公告)日：2009-06-18
申请号：JP2008532520
申请日：2007-01-09
申请人： パナソニック株式会社
发明人： 昌克 前田
CPC分类号： H04W52/52 , H03G1/0088 , H03G3/004 , H03G3/3042
摘要： 【課題】送信信号帯域の群遅延及び減衰量の周波数特性を緩和し、かつ、高周波帯域までダイナミックレンジを広げる送信回路を提供する。
【解決手段】スイッチ素子１２〜１９、２Ｒ抵抗素子２０〜２８とＲ抵抗素子２９〜３５で梯子型抵抗減衰器を構成し、２Ｒ抵抗素子２０〜２８とＲ抵抗素子２９〜３５の各抵抗素子に並列に可変容量素子ＣＳ１〜ＣＳ８、ＣＰ１〜ＣＰ８を接続する。 このようにして構成した可変減衰器を送信回路の振幅変調ループに接続する。 送信電力御信号に基づきスイッチ素子のＯＮ−ＯＦＦ動作を切り換える際、容量値制御部３６から可変容量素子ＣＳ１〜ＣＳ８、ＣＰ１〜ＣＰ８の容量値を制御することで、スイッチ素子１２〜１９のもつ寄生容量の影響を抑制し、振幅変調と位相変調との群遅延を低減する。
【選択図】図１-
公开(公告)号：JPWO2007004465A1
公开(公告)日：2009-01-22
申请号：JP2007523947
申请日：2006-06-27
申请人： パナソニック株式会社
摘要： 所定周波数の信号を出力する信号源7と、信号源の出力信号が入力され、その出力信号を2種類以上の分周比に切替えることが可能な分周器15と、分周器の分周比を制御するデルタシグマ変調器16と、分周器の出力が入力されるバンドパスフィルタ17とを備え、分周器の入力信号の周波数を、デルタシグマ変調器で制御される分周比で分周し、分周器の出力に現れるデルタシグマ変調器で発生する量子化ノイズを、バンドパスフィルタで減衰させる。チップ面積を削減した簡単な構成により、1つの信号源が出力する信号を所定周波数の信号に変換して、複数の所定周波数の信号の供給に容易に対応可能である。
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公开(公告)号：JP5328903B2
公开(公告)日：2013-10-30
申请号：JP2011514303
申请日：2010-04-08
申请人： パナソニック株式会社
IPC分类号： H03K27/00 , H03K3/03 , H03K3/354 , H03K19/0948
CPC分类号： H03K23/68 , G06F7/68 , H03K23/667
摘要： The present invention provides a CMOS-inverter-type frequency divider circuit that can further reduce power consumption. The CMOS-inverter-type frequency divider circuit includes: a plurality of CMOS inverters that contribute to realizing a frequency division function; a frequency division control section for performing control such that some or all of the plurality of CMOS inverters are intermittently driven at the respective different timings in accordance with an input signal; and a drive power supplying section for supplying powers for driving the plurality of CMOS inverters, and for, based on state information indicating whether VCO sub band selection or normal transmission is performed, switching some or all of the powers for the plurality of CMOS inverters between the VCO sub band selection and the normal transmission.
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公开(公告)号：JPWO2011001577A1
公开(公告)日：2012-12-10
申请号：JP2011520742
申请日：2010-04-09
申请人： パナソニック株式会社
CPC分类号： H03F1/0205 , H03F3/24 , H03F2200/324 , H03F2200/336
摘要： 振幅成分と位相成分とのタイミングのずれを、従来よりも正確に調整するポーラ変調回路を備える送信機を提供する。ポーラ変調回路は、入力信号から振幅成分及び位相成分を抽出する抽出部と、振幅成分に第1信号処理を施す第1処理部と、位相成分に第2信号処理を施す第2処理部と、第1処理部と第2処理部の出力を合成して増幅する増幅部と、振幅成分について第1処理部の入力前と入力後とを排他的論理和する第1演算部と、第1演算部の出力を蓄積する第1蓄積部と、位相成分について第2処理部の入力前と入力後とを排他的論理和する第2演算部と、第2演算部の出力を蓄積する第2蓄積部と、第1蓄積部の蓄積量から振幅成分の遅延時間を算出し、第2蓄積部の蓄積量から位相成分の遅延時間を算出し、これらと予め準備した基準値とを比較して遅延変動量を検出し、振幅成分と位相成分とのタイミングを調整する遅延変動検出補償部とを備える。
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公开(公告)号：JP5011440B2
公开(公告)日：2012-08-29
申请号：JP2011061626
申请日：2011-03-18
申请人： パナソニック株式会社
CPC分类号： H03C3/0925 , H03C3/0941 , H03C3/095 , H03C3/0966 , H03C3/0983
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公开(公告)号：JP4755193B2
公开(公告)日：2011-08-24
申请号：JP2007540950
申请日：2006-10-13
申请人： パナソニック株式会社
CPC分类号： H03C3/0925 , H03C3/0941 , H03C3/095 , H03C3/0966 , H03C3/0983
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公开(公告)号：JPWO2007148753A1
公开(公告)日：2009-11-19
申请号：JP2008522508
申请日：2007-06-21
申请人： パナソニック株式会社
CPC分类号： H04L27/361 , H03F1/025 , H04B1/0475 , H04L25/06
摘要： 高効率かつ低歪みで動作する送信回路を提供する。振幅位相抽出部(11)は、入力データから振幅データと位相データとを抽出する。位相変調部(12)は、位相データを位相変調して位相変調信号として出力する。増幅部(13)は、位相変調信号を増幅して、送信信号として出力する。振幅制御部(15)は、振幅データの変動成分によって表される交流成分と、振幅データの変動成分の平均値レベルによって表される直流成分とに応じて制御された電圧を増幅部(13)に供給する。
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公开(公告)号：JP5329646B2
公开(公告)日：2013-10-30
申请号：JP2011506971
申请日：2010-02-05
申请人： パナソニック株式会社
发明人： 昌克 前田
CPC分类号： H03L7/107 , H03L7/093 , H03L7/099 , H03L7/1075 , H03L2207/06 , H03L2207/50
摘要： A digital FLL/PLL is provided which is capable of converging an oscillation frequency from a VCO to a desired frequency at a high speed even without setting a damping factor corresponding to each VCO gain. A digital FLL/PLL of the present invention includes: a comparator for comparing a channel signal to a loopback signal having an oscillation frequency to generate a signal error; a digital loop filter for generating a control voltage that determines the oscillation frequency, on the basis of the signal error; a VCO for controlling an oscillation frequency on the basis of the control voltage; a loopback path through which the oscillation frequency generated by the VCO is outputted as the loopback signal to the comparator; and a control section for monitoring the signal error, and controlling the digital loop filter such that the oscillation frequency of the VCO becomes a stationary state, when detecting that the signal error meets a predetermined condition after the channel signal is switched.
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