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    電圧制御システム
    1.
    发明专利
    電圧制御システム 审中-公开

    公开(公告)号：JP2022002411A

    公开(公告)日：2022-01-06

    申请号：JP2021161535

    申请日：2021-09-30

    申请人： ラピスセミコンダクタ株式会社

    发明人： 日高 雄斗

    IPC分类号： H03K19/0185 ,  H03K19/0948 ,  H03K19/0175

    摘要： 【課題】消費電力を増大させることなく、信号レベルが不安定な状態にある信号に対しても、その信号レベルをシフトすることが可能な電圧制御システムを提供する。 【解決手段】ソーラ時計システムにおいて、レベルシフト部25は、所定電圧を断続的に第1のノードnd1に印加する電圧印加部P1と、入力信号DVを受け、入力信号の信号レベルが第1の電圧である場合に基準電圧を第2のノードnd2に印加する入力部N3と、電圧印加部が所定電圧を第1のノードに印加していない期間中は第2のノードと第1のノードとを接続し、電圧印加部が所定電圧を第1のノードに印加している期間中は第2のノードと第1のノードとの接続を遮断するスイッチ部N1と、第1のノードに与えられた信号の位相を反転した信号を出力信号LDVとして出力するインバータP2、N2と、を含む。 【選択図】図3

    半導体装置及び半導体メモリ装置
    2.
    发明专利
    半導体装置及び半導体メモリ装置 审中-公开

    公开(公告)号：JP2017134875A

    公开(公告)日：2017-08-03

    申请号：JP2016013631

    申请日：2016-01-27

    申请人： ラピスセミコンダクタ株式会社

    发明人： 鎌野 秀平

    IPC分类号： H03K19/0175 ,  H03K19/0948 ,  G11C16/06

    CPC分类号： G11C7/1069 ,  G11C16/20 ,  G11C16/26 ,  G11C29/021 ,  G11C29/028 ,  G11C5/148 ,  G11C7/12 ,  G11C2029/0407 ,  G11C5/066 ,  G11C7/1006 ,  G11C7/1051

    摘要： 【目的】本発明は、製造コスト及び装置規模の増大を招くことなく、出力ドライバの電流駆動能力の調整を可能にした半導体装置及び半導体メモリ装置を提供することを目的とする。 【構成】電流駆動能力が可変であり、データ信号を増幅した信号を伝送ラインを介して外部出力する出力ドライバと、出力ドライバの電流駆動能力を調整する為の出力調整データを格納する特定領域を有する不揮発性のメモリと、電源投入に応じてメモリの特定領域から出力調整データを読み出す出力調整データ読出部と、メモリから読み出された出力調整データに基づいて出力ドライバの電流駆動能力を調整する電流駆動能力調整部と、を有する。 【選択図】図1

    スルーレート較正を有する出力ドライバ
    5.
    发明专利
    スルーレート較正を有する出力ドライバ 有权
    具有转换速率校准输出驱动器

    公开(公告)号：JP2016537861A

    公开(公告)日：2016-12-01

    申请号：JP2016523267

    申请日：2014-10-14

    申请人： クゥアルコム・インコーポレイテッドQualcomm Incorporated ,  クゥアルコム・インコーポレイテッドQualcomm Incorporated

    发明人： ブルーノッリ、マイケル・ジョセフ ,  ワイランド、マーク

    IPC分类号： H03K19/0175 ,  H03K19/0948

    CPC分类号： H03K19/0005 ,  H03K5/06 ,  H03K6/04 ,  H03K19/017545 ,  H03K19/018528 ,  H04L25/0278

    摘要： 出力パッドを介してデータ出力信号をドライブするための出力ドライバは、出力パッドのインピーダンスを較正するために複数の較正経路を含む。所望のインピーダンスに依存して、較正経路のうちの幾つかの(various)経路は、出力パッドに選択的に結合される。選択された較正経路は各々、データノードに容量性負荷を追加し、これは、データ出力信号のスルーレートに影響を及ぼす。較正経路選択に照らしてデータノードに対する容量性負荷を調整するために、出力ドライバは、複数の較正経路に対応する複数の選択可能キャパシタを含む。出力パッドに結合するための較正経路が選択されない場合、対応する選択可能キャパシタは、データノードに容量的に負荷をかける。【選択図】図1

    摘要翻译： 用于经由输出焊盘驱动数据输出的输出信号驱动器包括：用于校准的输出焊盘的阻抗多个校准路径。 根据所期望的阻抗，所述校准路径中的一些（各种）路径选择性地耦合到所述输出垫。 每个所选择的校准路径，添加一个容性负载中的数据节点，这会影响数据输出信号的压摆率。 另外，为了调整所述数据节点上的电容性负载在校准路径选择的光，该输出驱动器包括：多个对应于多个校准路径的可选的电容器。 如果没有选择为输出焊盘耦合的校准路径，相应的可选择的电容，施加电容加载数据节点。 点域1

    負基準電圧発生回路及び負基準電圧発生システム
    7.
    发明专利
    負基準電圧発生回路及び負基準電圧発生システム 有权
    负参考电压发生电路和负参考电压发生系统

    公开(公告)号：JP2015230737A

    公开(公告)日：2015-12-21

    申请号：JP2014116632

    申请日：2014-06-05

    申请人： 力晶科技股▲ふん▼有限公司

    发明人： 前田 輝彰 ,  伊藤 伸彦

    IPC分类号： G05F3/24 ,  H03K19/0948 ,  H01L21/822 ,  H01L27/04 ,  H01L27/10 ,  G11C16/06

    CPC分类号： G05F3/262 ,  G05F3/26 ,  G05F3/30

    摘要： 【課題】高精度で負基準電圧を発生することができ、しかも回路構成が簡単な負基準電圧発生回路を提供する。 【解決手段】負基準電圧発生回路はクランプ型基準電圧回路と差動増幅器とを備える。クランプ型基準電圧回路は、接地電圧又はそれ以下の第1の負電圧のノードと、第1の負電圧よりも低い第2の負電圧のノードとの間に接続され、第1の抵抗と、互いに並列に接続された複数の第1のPMOSトランジスタと、第2の抵抗とが直列に接続された第1の回路と、第2のPMOSトランジスタと、第3の抵抗とが直列に接続された第2の回路とを並列に接続してなる。差動増幅器は、上記第1及び第2のPMOSトランジスタのゲートに接続される出力端子を有し、複数の第1のPMOSトランジスタのドレインと第2の抵抗との間のノード電圧と、第2のPMOSトランジスタとのドレインと第3の抵抗との間のノード電圧との差電圧を差動増幅して負基準電圧を出力する。 【選択図】図4

    摘要翻译： 要解决的问题：提供一种能够高精度地产生负参考电压并简化电路结构的负参考电压产生电路。解决方案：负参考电压产生电路包括：钳位型参考电压电路和差分放大器 。 夹式参考电压电路连接在等于或小于接地电压的第一负电压的节点和具有低于第一负电压的第二负电压的节点之间，并且通过连接其中第一电路 并联连接的第一电阻和多个第一PMOS晶体管和第二电阻与第二电路串联连接，其中第二PMOS晶体管和第三电阻串联连接。 差分放大器具有要连接到第一和第二PMOS晶体管的栅极的输出端子，并差分地放大多个第一PMOS晶体管中的每一个的漏极与第二电阻之间的节点电压与第二电阻之间的差值电压， 第二PMOS晶体管的漏极与第三电阻之间的电压，并输出负参考电压。

    Semiconductor integrated circuit and logic circuit
    10.
    发明专利
    Semiconductor integrated circuit and logic circuit 审中-公开
    半导体集成电路和逻辑电路

    公开(公告)号：JP2014116792A

    公开(公告)日：2014-06-26

    申请号：JP2012269534

    申请日：2012-12-10

    申请人： Fujitsu Semiconductor Ltd ,  富士通セミコンダクター株式会社

    发明人： ICHIOKA SHIGETOMO ,  AWAYA TOMOHARU

    IPC分类号： H03K19/0948 ,  H01L21/822 ,  H01L21/8238 ,  H01L27/04 ,  H01L27/092

    摘要： PROBLEM TO BE SOLVED: To inhibit gate delay in a logic circuit using a MOSFET in which a threshold voltage is variable.SOLUTION: A logic circuit 1 comprises a p-channel transistor (pMOS 2) and an n-channel transistor (nMOS 3) and has a function of inverting a logic level of an input signal and outputting the resultant. An output terminal OUT of the logic circuit 1 is connected to a back gate of the p-channel transistor (pMOS 2) and a back gate of the n-channel transistor (nMOS 3).

    摘要翻译： 要解决的问题：使用其中阈值电压可变的MOSFET来抑制逻辑电路中的门延迟。解决方案：逻辑电路1包括p沟道晶体管（pMOS 2）和n沟道晶体管（nMOS 3） 并且具有使输入信号的逻辑电平反相并输出的功能。 逻辑电路1的输出端子OUT连接到p沟道晶体管（pMOS 2）的背栅极和n沟道晶体管（nMOS 3）的背栅极。