公开(公告)号：JPWO2016110905A1

公开(公告)日：2017-10-12

申请号：JP2016568176

申请日：2015-12-18

Applicant: パナソニックIpマネジメント株式会社

Inventor： 中西　和幸 ,  和幸 中西 ,  大輔 松岡 ,  大輔 松岡

IPC: H01L21/822 ,  H01L21/82 ,  H01L27/04

CPC classification number: H01L27/0296 ,  G06F17/50 ,  G06F17/5072 ,  H01L21/82 ,  H01L21/822 ,  H01L21/823475 ,  H01L23/5226 ,  H01L23/5286 ,  H01L27/0207 ,  H01L27/0255 ,  H01L27/0266 ,  H01L27/0274 ,  H01L27/0288 ,  H01L27/04 ,  H01L27/06 ,  H01L28/20 ,  H01L29/0684 ,  H01L29/1095 ,  H02H9/046

Abstract: 半導体装置(1)は、接地電源線(112)に接続された第1の回路と、接地電源線(112)と独立の接地電源線(122)に接続され、複数の標準セル(23〜25)で構成される第2の回路と、第1の回路及び第2の回路との間に介在して接続された保護回路とを備え、保護回路は、第1の回路と第2の回路との間に直列に接続された抵抗素子(211)と、抵抗素子(211)の第2の回路側のノードと、接地電源線(122)との間に介在して接続され、当該ノードと当該接地電源線(122)との間の電位差を所定の電圧以下にクランプする保護素子とを有し、ドメイン(20)に配置されたセルであって、セル高さが標準セル(23〜25)の整数倍のセルである保護セル(21及び22)に形成されている。

公开(公告)号：JPWO2014038115A1

公开(公告)日：2016-08-08

申请号：JP2014534157

申请日：2013-06-25

Applicant: パナソニックIpマネジメント株式会社

Inventor： 大輔 松岡 ,  大輔 松岡 ,  祇園　雅弘 ,  雅弘 祇園 ,  宇佐美　志郎 ,  志郎 宇佐美

IPC: H03K19/00 ,  H03K19/0185 ,  H03K19/094

CPC classification number: H03K17/165 ,  H03K3/012 ,  H03K3/35613 ,  H03K19/0016

Abstract: 半導体集積回路は、PMOSトランジスタ(P1)及びNMOSトランジスタ(N1)を用いて、電源供給端子(11)に印加された電源電圧(VDD1)または電源供給端子(12)に印加された電源電圧(VDD2)を選択して電源出力端子(13)に電源電圧(VOUT)として出力する電源スイッチ回路(1)と、PMOSトランジスタ(P1)のゲートに接続されたスイッチ制御回路(2)と、NMOSトランジスタ(N1)のゲートに接続されたスイッチ制御回路(3)とを備えている。

Abstract translation: 使用施加到电源端子（12）的PMOS晶体管（P1）和NMOS晶体管（N1），所述电源端子（11）所施加的电源电压（VDD 1）或电源电压（VDD2的半导体集成电路 ）和电源开关电路（1），用于输出电源电压（VOUT），选择功率输出端子（13），以及连接到所述开关控制电路而PMOS晶体管（P1的栅极）（2），NMOS晶体管（ 和开关连接的控制电路，以N1的栅极）（3）。

公开(公告)号：JPWO2015037195A1

公开(公告)日：2017-03-02

申请号：JP2015536440

申请日：2014-08-21

Applicant: パナソニックIpマネジメント株式会社

Inventor： 大輔 松岡 ,  哲朗 吉本

IPC: G06F1/32

CPC classification number: G06F13/22 ,  G06F1/3203 ,  G06F1/3209 ,  G06F1/3287 ,  G06F13/102 ,  G06F13/4068 ,  Y02D10/151 ,  Y02D10/171

Abstract: デバイスの接続の有無を常時検知しながらも、低消費電力化が可能な半導体集積回路を提供する。半導体集積回路(1)は、検知用パッド(2a)および通信用パッド(2b)を含む第1のパッドと、検知用パッドおよび通信用パッドの電圧を受ける高耐圧デバイス(3a)、および、その電圧が降圧された電圧を出力する低耐圧デバイス(3b)を有する複数のIOセル(3)とを備えている。さらに検知用パッドに接続されたIOセルから出力された電圧に基づいてデバイス(5)の接続を検知し、デバイスとデータ通信が可能なメイン回路(4)と、検知用パッドに接続されたIOセルに含まれる高耐圧デバイスに接続され、検知用パッドの電圧に基づいてデバイスの接続を検知するサブ回路(6)とを備えている。

Abstract translation: 虽然检测在任何时候该设备的连接的存在或不存在下，功耗可以提供能够在半导体集成电路。 半导体集成电路（1）是用于接收第一垫包括一个感测垫（2a）和一个通信垫（2b）中，所述感测垫的电压和通信垫（3a）中的高电压设备，其 电压和具有低击穿电压装置（3b）中，用于输出电压的多个输入输出单元（3）降压。 且基于从所连接的IO单元感测垫输出的电压检测（5），设备和与主电路的数据通信（4），其能够，IO连接到感测垫的设备的连接 被连接到高电压包含在电池装置，以及用于检测基于所述感测垫的电压的设备的连接的子电路（6）。