公开(公告)号：KR20210035032A

公开(公告)日：2021-03-31

申请号：KR1020200042810A

申请日：2020-04-08

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 옌-위 첸 ,  충-리앙 쳉

IPC分类号： H01L21/768 ,  H01L21/285 ,  H01L21/8234

CPC分类号： H01L21/76883 ,  H01L21/76879 ,  H01L21/2254 ,  H01L21/28506 ,  H01L21/76802 ,  H01L21/76843 ,  H01L21/76856 ,  H01L21/76865 ,  H01L21/76876 ,  H01L21/76882 ,  H01L21/76888 ,  H01L21/823475 ,  H01L29/401 ,  H01L29/41791 ,  H01L21/31122 ,  H01L21/76831 ,  H01L29/456

摘要： 방법은, 유전체층 내에 트렌치를 형성하기 위해 유전체층을 에칭하는 단계, 트렌치 내부로 연장되는 금속층을 퇴적시키는 단계, 금속층의 일부를 금속 질화물층으로 변환하기 위해 금속층에 질화 공정을 수행하는 단계, 금속 산화질화물층을 형성하기 위해 금속 질화물층에 산화 공정을 수행하는 단계, 금속 산화질화물을 제거하는 단계, 및 콘택트 플러그를 형성하기 위해 상향식(bottom-up) 퇴적 공정을 사용하여 트렌치 내부에 금속 물질을 충전시키는 단계를 포함한다.

公开(公告)号：JP6389954B2

公开(公告)日：2018-09-12

申请号：JP2017507572

申请日：2016-02-08

申请人： 富士フイルム株式会社

发明人： 宇佐美 由久

IPC分类号： H01L21/768 ,  H01L23/522 ,  H01L21/8234 ,  H01L27/088 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/786 ,  H01L21/336 ,  H01L21/82

CPC分类号： H01L21/823475 ,  H01L21/768 ,  H01L21/8238 ,  H01L21/823871 ,  H01L23/522 ,  H01L27/088 ,  H01L27/092 ,  H01L27/0928 ,  H01L29/786

公开(公告)号：JP6378115B2

公开(公告)日：2018-08-22

申请号：JP2015049850

申请日：2015-03-12

申请人： 東芝メモリ株式会社

发明人： 石倉 太志 ,  磯林 厚伸 ,  梶田 明広

IPC分类号： H01L21/768 ,  H01L23/522 ,  H01L27/11548 ,  H01L27/11575 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/10 ,  H01L21/3205

CPC分类号： H01L23/5283 ,  H01L21/02271 ,  H01L21/31116 ,  H01L21/76816 ,  H01L21/76877 ,  H01L21/76885 ,  H01L21/76895 ,  H01L21/823475 ,  H01L23/528 ,  H01L23/53214 ,  H01L23/53219 ,  H01L23/53228 ,  H01L23/53233 ,  H01L23/53242 ,  H01L23/53257 ,  H01L23/53276 ,  H01L23/5329 ,  H01L27/115

公开(公告)号：JP2018067726A

公开(公告)日：2018-04-26

申请号：JP2017233065

申请日：2017-12-05

申请人： テラ イノヴェイションズ インコーポレイテッド

发明人： ベッカー スコット ティー

IPC分类号： H01L27/04 ,  H01L21/82 ,  H01L21/8238 ,  H01L27/092 ,  H01L21/8244 ,  H01L27/11 ,  H03K3/356 ,  H01L21/822

CPC分类号： H01L27/11807 ,  G06F17/5068 ,  G06F17/5072 ,  G11C5/06 ,  G11C11/412 ,  H01L21/823475 ,  H01L23/49844 ,  H01L23/528 ,  H01L23/5386 ,  H01L27/0207 ,  H01L27/0218 ,  H01L27/088 ,  H01L27/092 ,  H01L27/1052 ,  H01L27/11 ,  H01L27/1104 ,  H01L2027/11853 ,  H01L2027/11875 ,  H01L2027/11887 ,  H01L2924/0002 ,  H01L2924/00

摘要： 【課題】制限付きゲートレベルレイアウトアーキテクチャにおける交差結合トランジスタのレイアウト技術を提供する。 【解決手段】第1のPチャンネルトランジスタ、第1のNチャンネルトランジスタ、第2のPチャンネルトランジスタ、及び第2のNチャンネルトランジスタの各々は、共通ノードに電気的に接続されたそれぞれの拡散端子を有する。第1、第2、第3、及び第4のゲート電極の各々は、平行に配向されたいくつかのゲート電極トラックのうちのいずれかに沿って、そのゲート電極トラックに隣接するゲート電極トラックに関連付けられたいずれのゲートレベル特徴部レイアウトチャンネル内に形成されたゲートレベル特徴部とも物理的に接触することなく延びるように形成される。 【選択図】図4

公开(公告)号：JPWO2016110905A1

公开(公告)日：2017-10-12

申请号：JP2016568176

申请日：2015-12-18

申请人： パナソニックIpマネジメント株式会社

发明人： 中西　和幸 ,  和幸 中西 ,  大輔 松岡 ,  大輔 松岡

IPC分类号： H01L21/822 ,  H01L21/82 ,  H01L27/04

CPC分类号： H01L27/0296 ,  G06F17/50 ,  G06F17/5072 ,  H01L21/82 ,  H01L21/822 ,  H01L21/823475 ,  H01L23/5226 ,  H01L23/5286 ,  H01L27/0207 ,  H01L27/0255 ,  H01L27/0266 ,  H01L27/0274 ,  H01L27/0288 ,  H01L27/04 ,  H01L27/06 ,  H01L28/20 ,  H01L29/0684 ,  H01L29/1095 ,  H02H9/046

摘要： 半導体装置(1)は、接地電源線(112)に接続された第1の回路と、接地電源線(112)と独立の接地電源線(122)に接続され、複数の標準セル(23〜25)で構成される第2の回路と、第1の回路及び第2の回路との間に介在して接続された保護回路とを備え、保護回路は、第1の回路と第2の回路との間に直列に接続された抵抗素子(211)と、抵抗素子(211)の第2の回路側のノードと、接地電源線(122)との間に介在して接続され、当該ノードと当該接地電源線(122)との間の電位差を所定の電圧以下にクランプする保護素子とを有し、ドメイン(20)に配置されたセルであって、セル高さが標準セル(23〜25)の整数倍のセルである保護セル(21及び22)に形成されている。

公开(公告)号：JP2017527989A

公开(公告)日：2017-09-21

申请号：JP2017503095

申请日：2014-08-19

申请人： インテル・コーポレーション

发明人： ジャン、チア−ホン ,  ハーフェツ、ワリド ,  チャン、ス−ユ ,  オラク−バウ、ロマン ,  チャン、ティン ,  ラマスワミー、ラフル ,  リュー、ペイ−チ ,  ディアス、ネヴィル

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/088 ,  H01L29/423 ,  H01L29/49 ,  H01L29/786

CPC分类号： H01L29/42376 ,  H01L21/28088 ,  H01L21/31155 ,  H01L21/32134 ,  H01L21/32136 ,  H01L21/32139 ,  H01L21/82345 ,  H01L21/823456 ,  H01L21/823475 ,  H01L23/535 ,  H01L23/66 ,  H01L27/088 ,  H01L29/4966 ,  H01L29/4983 ,  H01L29/66545 ,  H01L29/78

摘要： ゲート電極長にわたって単調に漸変している仕事関数を有するゲート電極を備えたトランジスタを含む半導体デバイス、ならびにそのようなデバイスを製造する方法。いくつかの実施形態において、高電圧性能を向上させるために、ゲート金属の仕事関数を、ゲート電極のソース端とドレイン端の間で漸変させる。いくつかの実施形態において、ゲート金属の厚さは、ソース端における非ゼロ値から、ドレイン端におけるより大きな厚さまで漸変している。さらなる実施形態では、漸変ゲート金属厚を有する高電圧トランジスタは、ノミナル厚さのゲート電極金属を採用した他のトランジスタと共に集積化される。いくつかの実施形態において、半導体デバイスを製造する方法は、第1の開口部内で周囲の誘電体に対して第1のゲート金属にリセスを不均一に形成することにより、ソース端とドレイン端の間でゲート金属厚を漸変させることを含む。

公开(公告)号：JP2017526157A

公开(公告)日：2017-09-07

申请号：JP2016567589

申请日：2014-06-23

申请人： インテル・コーポレーション

发明人： ジュン、キミン ,  モロー、パトリック

IPC分类号： H01L21/336 ,  H01L21/768 ,  H01L21/82 ,  H01L21/8238 ,  H01L23/522 ,  H01L27/092 ,  H01L27/11556 ,  H01L27/11582 ,  H01L29/06 ,  H01L29/41 ,  H01L29/423 ,  H01L29/49 ,  H01L29/78 ,  H01L29/788 ,  H01L29/792

CPC分类号： H01L27/088 ,  H01L21/823475 ,  H01L21/823487 ,  H01L21/823871 ,  H01L21/823885 ,  H01L23/528 ,  H01L27/092 ,  H01L27/105 ,  H01L27/11273 ,  H01L28/00 ,  H01L29/0676 ,  H01L29/401 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/66666 ,  H01L29/775 ,  H01L29/7827

摘要： 縦型トランジスタアーキテクチャを形成するための技術が開示される。いくつかの実施形態により、下層の相互接続レイヤの上方に半導体レイヤが配置され、対象とする特定の適用または最終用途で所望されるものに応じて、規則的、半規則的、または不規則的なアレイ内の複数の縦型半導体本体(例えば、複数のナノワイヤおよび/または他の三次元半導体構造)にパターン化される。その後、いくつかの実施形態により、縦型半導体本体の各々(または特定のサブセット)のアクティブなチャネル部分を囲むゲートレイヤが形成され、その後上層の相互接続レイヤが形成される。処理中、オプションで特定の縦型半導体本体が除去されてよく、いくつかの実施形態により、(1)ダミーチャネルを提供すべく、空にされる、または(2)ビア若しくは他の層間ルーティングを提供すべく、導電性プラグで置き換えられる、のうちのいずれかがなされる。複数回反復して処理を実行することで、例えば任意の標準および/またはカスタム構成のマルチレベルの/積層された縦型トランジスタ回路アーキテクチャを提供できる。

公开(公告)号：JP2017520786A

公开(公告)日：2017-07-27

申请号：JP2016567854

申请日：2014-06-25

申请人： インテル・コーポレーション

发明人： エルセイド、ラニー、ティー． ,  ゴエル、ニティ ,  ボウ−グハザレ、シルビオ、イー． ,  アクサミット、ランディ、ジェイ．

IPC分类号： G03F7/20 ,  H01L21/027 ,  H01L21/82 ,  H01L21/8244 ,  H01L27/10 ,  H01L27/11

CPC分类号： H01L27/0207 ,  G06F17/5068 ,  H01L21/0274 ,  H01L21/0277 ,  H01L21/823475 ,  H01L27/11 ,  H01L27/11807 ,  H01L29/16 ,  H01L2027/11853 ,  H01L2027/11866 ,  H01L2027/11875 ,  H03K19/00

摘要： 電子ビーム直接描画(EBDW)及び極端紫外線リソグラフィ(EUVL)などの複数の次世代リソグラフィ(NGL)プロセスを使用して複数の機能セルのコンパクトアレイを形成し、アレイ内の複数のセルの複数の境界を形成する複数の技術が開示される。複数のセルのコンパクトアレイは、複数の論理セルで構成されたフィールドプログラマブルゲートアレイ(FPGA)構造、複数のビットセルで構成された複数のスタティックランダムアクセスメモリ(SRAM)構造、又は、複数のセルベース構造を有する他の複数のメモリデバイス又は複数の論理デバイスに使用され得る。当該複数の技術は、例えば、複数の機能セルのアレイについては10パーセントから50パーセントの面積削減を達成すべく使用され得る。なぜなら、複数のNGLプロセスは、従来の193nmフォトリソグラフィと比較して、複数のセル境界のためのより高い精度のより接近した複数の切断を可能にするからである。加えて、複数のセルのための複数の境界を形成すべく複数のNGLプロセスを使用すれば、それらを使用せず従来の193nmフォトリソグラフィを使用した場合には存在するであろうリソグラフィ誘導変動を低減することもできる。

公开(公告)号：JP2017510069A

公开(公告)日：2017-04-06

申请号：JP2016554854

申请日：2015-02-19

申请人： クアルコム,インコーポレイテッド

发明人： シャンドン・チェン ,  オーサン・クウォン ,  フーア・ヴァン ,  アニメシュ・ダッタ ,  セイド・ハディ・ラソーリ

IPC分类号： H01L21/82 ,  H01L21/822 ,  H01L27/04

CPC分类号： H01L27/0207 ,  H01L21/76895 ,  H01L21/823412 ,  H01L21/823437 ,  H01L21/823475 ,  H01L21/823481 ,  H01L27/088 ,  H01L27/11807 ,  H01L2027/11831 ,  H01L2027/11861 ,  H01L2027/11866

摘要： 連続酸化物定義(OD)領域をオーバレイするダミーゲートを含むトランジスタセルが提供される。ダミーゲートの第1の側面に隣接するOD領域の第1の部分はドレインを形成する。セルは、ダミーゲート、およびダミーゲートの第2の反対側の側面に隣接するOD領域の部分をソース電圧に結合するローカル相互接続構造を含む。

公开(公告)号：JP2016208047A

公开(公告)日：2016-12-08

申请号：JP2016144053

申请日：2016-07-22

申请人： テラ イノヴェイションズ インコーポレイテッド

发明人： ベッカー スコット ティー

IPC分类号： H01L27/04 ,  H01L21/82 ,  H01L21/8244 ,  H01L27/11 ,  H01L21/8238 ,  H01L27/092 ,  H03K3/356 ,  H01L21/822

CPC分类号： H01L27/11807 ,  G06F17/5068 ,  G06F17/5072 ,  G11C11/412 ,  G11C5/06 ,  H01L21/823475 ,  H01L23/49844 ,  H01L23/528 ,  H01L23/5386 ,  H01L27/0207 ,  H01L27/088 ,  H01L27/092 ,  H01L27/11 ,  H01L27/1104 ,  H01L2027/11853 ,  H01L2924/0002

摘要： 【課題】制限付きゲートレベルレイアウトアーキテクチャにおける交差結合トランジスタのレイアウト技術を提供する。 【解決手段】第1のPチャンネルトランジスタ、第1のNチャンネルトランジスタ、第2のPチャンネルトランジスタ、及び第2のNチャンネルトランジスタの各々は、共通ノードに電気的に接続されたそれぞれの拡散端子を有する。第1、第2、第3、及び第4のゲート電極の各々は、平行に配向されたいくつかのゲート電極トラックのうちのいずれかに沿って、そのゲート電極トラックに隣接するゲート電極トラックに関連付けられたいずれのゲートレベル特徴部レイアウトチャンネル内に形成されたゲートレベル特徴部とも物理的に接触することなく延びるように形成される。 【選択図】図4

摘要翻译： 为了提供在受限制的门级布局架构交叉耦合晶体管的布局技术。 的第一P沟道晶体管，所述第一N沟道晶体管，第二P沟道晶体管，并且每个所述第二N沟道晶体管，每一个扩散端子的电连接至公共节点 一。 每个第一，第二，第三，和第四栅极电极，沿任何数目被定向为平行于邻近栅极电极轨道的栅极电极轨道栅电极轨道的 它被形成为不形成在任何物理接触相关联的信道内的栅极电平特征布局两个门级特性来扩展。 点域4