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公开(公告)号：JP2019191704A
公开(公告)日：2019-10-31
申请号：JP2018080846
申请日：2018-04-19
Applicant: 富士通株式会社
IPC: G06F9/52 , G06F15/173 , G06F9/38
Abstract: 【課題】制御情報と値をインターコネクトデバイスの縮約演算装置に送信する際にプロセッサコアの実行性能の低下を防ぐこと。 【解決手段】キャッシュコヒーレントバス37とインターコネクトデバイス34に縮約演算専用バッファ36を接続する。そして、プロセッサコア31は、制御情報と値を縮約演算専用バッファ36に転送する。そして、インターコネクトデバイス34は、縮約演算専用バッファ36から制御情報と値を一括して取得する。 【選択図】図2
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公开(公告)号：JP2019046379A
公开(公告)日：2019-03-22
申请号：JP2017171480
申请日：2017-09-06
Applicant: 富士通株式会社
IPC: G06F15/173 , G06F13/00 , G06F11/07
Abstract: 【課題】パケットの受信開始からリダクション演算を開始するまでの待ち時間を短縮すること。 【解決手段】計算ノード装置は、第1データを記憶する記憶部と、第2データを含むパケットを受信する通信部と、前記パケットのエラーチェックを行い、チェック結果を出力するエラーチェック部と、前記エラーチェック部が出力したチェック結果を受信する前に、前記記憶部が記憶する第1データと前記パケットに含まれる第2データとを用いて演算を実行し、前記チェック結果が受信した前記パケットにエラーが無いことを示す場合、実行した前記演算の演算結果を出力する演算部と、を有する。 【選択図】図4
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公开(公告)号：JP6074932B2
公开(公告)日：2017-02-08
申请号：JP2012160696
申请日：2012-07-19
Applicant: 富士通株式会社
Inventor： 近藤 祐史
IPC: G06F9/50 , G06F9/30 , G06F15/167 , G06F15/173 , G06F9/52
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公开(公告)号：JP2020181249A
公开(公告)日：2020-11-05
申请号：JP2019082006
申请日：2019-04-23
Applicant: 富士通株式会社
IPC: G06F9/52 , G06F15/173
Abstract: 【課題】連続した複数のバリア同期処理を高速化する情報処理装置、同期装置及び情報処理装置の制御方法を提供する。 【解決手段】 状態管理部114は、次処理段階に同期処理を進める際に、宛先ステータス124における後段設定情報管理領域の使用状態を使用中にし、後段設定情報管理領域を有するノード1から解放通知を受信すると宛先ステータス124における後段設定情報管理領域の使用状態を未使用にする。同期制御部113は、記同期処理が所定処理段階に移行した場合、宛先ステータス124における後段設定情報管理領域の使用状態が未使用であれば、制御レジスタ120に格納された設定情報を基に所定処理段階における処理を実行して次処理段階に同期処理を進め、制御レジスタ120の前記解放通知を出力する。 【選択図】図5
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公开(公告)号：JP2020017043A
公开(公告)日：2020-01-30
申请号：JP2018139137
申请日：2018-07-25
Applicant: 富士通株式会社
Inventor： 近藤 祐史
Abstract: 【課題】並列計算機システムのノード装置内における演算処理装置の複数のジョブ、タスク、プロセス、スレッド等の処理単位に対してリダクション演算の演算結果を通知する際の通知コストを削減する。 【解決手段】同期装置712内のレジスタ721−0〜レジスタ721−(p−1)は、演算処理装置711によって生成されるとともに実行処理の単位となる複数の処理単位それぞれのデータを記憶する。リダクション演算部722は、複数の処理単位それぞれのデータと他のノード装置内で生成される処理単位のデータとに対するリダクション演算を行って、リダクション演算の演算結果を生成する。通知制御部723は、演算結果が生成されたとき、リダクション演算の完了を上記複数の処理単位に一括して通知する。 【選択図】図7
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Patent Agency Ranking
公开(公告)号：JP2019191920A
公开(公告)日：2019-10-31
申请号：JP2018083849
申请日：2018-04-25
Applicant: 富士通株式会社
IPC: G06F15/173 , G06F11/30
Abstract: 【課題】 インターコネクト内のスイッチのリンクの使用状況を確認するための情報を取得する。 【解決手段】 プロセッサは、処理部と、処理部に接続され、メインメモリへのアクセスを制御するメモリコントローラと、処理部に接続され、他のプロセッサに接続される複数の第1のリンクへの通信を制御するインターコネクトを有する。インターコネクトは、複数の第1のリンクと自身のプロセッサへの第2のリンクとの間のスイッチングを行うネットワーク・スイッチと、複数の第1のリンク及び第2のリンクそれぞれの入力リンクと出力リンクにそれぞれ設けられ、少なくとも入力リンク及び出力リンクを通過するパケットのパケット数をカウントするリンクカウンタと、リンクカウンタのカウント値を、処理部を介さずに、メモリコントローラを介してメインメモリにストアする記録部を有する。 【選択図】図2
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公开(公告)号：JP2018182688A
公开(公告)日：2018-11-15
申请号：JP2017084451
申请日：2017-04-21
Applicant: 富士通株式会社
IPC: H04L12/953
CPC classification number: H04L69/324 , H04L45/74 , H04L69/22
Abstract: 【課題】 転送対象データを分割した各分割データをそれぞれ含む複数のパケットを複数の経路を介して転送する場合に、最終の分割データの受信順序にかかわりなく全ての分割データを受信したことを保証する。 【解決手段】 情報処理装置が有する通信装置の受信部は、分割データのいずれかと、分割データの数を示す分割数情報と、最終分割データを含むかを示す最終データ情報とをそれぞれ含む複数のパケットを他の情報処理装置からそれぞれ受信する。通信装置の処理部は、受信部が受信したパケットに含まれる分割データを記憶装置に格納するとともに、受信部が受信したパケットに含まれる分割数情報と最終データ情報とに基づいて、最終分割データを他の分割データのいずれかより先に受信したことを判定した場合、分割数情報が示す数の分割データを受信部が受信するまで最終分割データの記憶装置への格納を抑止する。 【選択図】 図1
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公开(公告)号：JP2021190020A
公开(公告)日：2021-12-13
申请号：JP2020097826
申请日：2020-06-04
Applicant: 富士通株式会社
Abstract: 【課題】メモリに出力するアクセスコマンドの並列数を変更可変なメモリアクセスコントローラを含む演算処理装置の回路規模を低減する。 【解決手段】演算処理装置に搭載されるメモリアクセスコントローラは、第1シフト信号と、複数の資源番号のいずれかと、演算部から受けるメモリアクセス要求とを、動作モードに応じた時間間隔で出力するメモリアクセス受領部と、直列に接続された複数のステージを有し、メモリアクセス受領部からの資源番号およびメモリアクセス要求を第1シフト信号に基づいて初段のステージで受け、動作モードに応じたタイミングで初段のステージから後段のステージに資源番号およびメモリアクセス要求をシフトするシフトレジスタと、資源番号のそれぞれに対応して設けられ、受けた資源番号が自資源番号と一致する場合、アクセスコマンドをメモリに出力する複数のメモリアクセス送信部と、を有する。 【選択図】図2
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公开(公告)号：JP6822297B2
公开(公告)日：2021-01-27
申请号：JP2017084451
申请日：2017-04-21
Applicant: 富士通株式会社
IPC: H04L12/953
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