公开(公告)号：KR1020160116915A

公开(公告)日：2016-10-10

申请号：KR1020150045330

申请日：2015-03-31

申请人： 삼성전자주식회사

发明人： 박재홍 ,  윤준호 ,  한제우 ,  김동찬 ,  민경진 ,  박진영 ,  전경엽

IPC分类号： H01L21/3205 ,  H01L21/56 ,  H01L21/311 ,  H01L21/3213

CPC分类号： H01L21/31144 ,  H01L21/31116 ,  H01L21/32136 ,  H01L21/76816

摘要： 본발명의기술적사상에의한반도체소자제조방법은, 절연층이형성된기판을준비하고, 절연층상에금속성하드마스크를형성하고, 절연층을일부식각하여리세스를형성하고, 리세스의내측벽에금속성보호막을형성하고, 금속성보호막을이용하여절연층을식각하여절연층을관통하는홀을형성하고, 금속성하드마스크및 금속성보호막을제거하는것을포함한다.

摘要翻译： 一种制造半导体器件的方法，所述方法包括在衬底上形成绝缘层; 在绝缘层上形成金属硬掩模图案; 通过部分蚀刻绝缘层形成凹部; 在所述凹部的内侧壁上形成金属保护层; 通过使用金属硬掩模图案和金属保护层作为蚀刻掩模来蚀刻绝缘层以形成穿透绝缘层的孔; 并移除金属硬掩模图案和金属保护层。

公开(公告)号：KR1020160025278A

公开(公告)日：2016-03-08

申请号：KR1020140112310

申请日：2014-08-27

申请人： 삼성전자주식회사

发明人： 박영근 ,  이욱열 ,  강상열 ,  김동찬 ,  안창무 ,  김봉현 ,  임한진

IPC分类号： H01L21/8242 ,  H01L27/108 ,  H01L21/3065 ,  H01L21/306

CPC分类号： H01L21/31144 ,  H01L21/31111 ,  H01L21/31116 ,  H01L27/10852 ,  H01L27/10855

摘要： 유전막및 상부전극의증착불량을개선하여, 신뢰성을개선할수 있는반도체장치제조방법을제공하는것이다. 상기반도체장치제조방법은하부막상에, 제1 불순물이도핑된식각정지막과, 몰드막을포함하는몰드구조체를형성하고, 건식식각을이용하여, 상기몰드구조체내에, 상기하부막을노출시키는제1 트렌치를형성하고, 습식식각을이용하여, 상기식각정지막내의상기제1 트렌치의폭을확장시켜상기몰드구조체내에제2 트렌치를형성하고, 상기제2 트렌치내에제1 도전패턴을형성하는것을포함하고, 상기건식식각에대한상기식각정지막의식각율은상기건식식각에대한상기몰드막의식각율보다작고, 상기제1 불순물의농도에따라, 상기습식식각에대한상기식각정지막의식각율은변한다.

摘要翻译： 提供一种通过改善电介质膜和顶部电极的沉积故障来提高可靠性的半导体器件的制造方法。 制造半导体器件的方法包括以下步骤：在底部膜上形成包括掺杂有第一杂质的蚀刻停止层和模具膜的模具结构; 在模具结构中使用干蚀刻形成暴露底部膜的第一沟槽; 通过使用湿蚀刻扩大蚀刻停止层中的第一沟槽的宽度，在模具结构中形成第二沟槽; 以及在所述第二沟槽中形成第一导电图案。 蚀刻停止层对于干蚀刻的蚀刻速率小于对于干蚀刻的模具膜的蚀刻速率，并且蚀刻停止层对湿蚀刻的蚀刻速率根据 第一杂质。

公开(公告)号：KR101435520B1

公开(公告)日：2014-09-01

申请号：KR1020080078519

申请日：2008-08-11

申请人： 삼성전자주식회사

发明人： 민재호 ,  권오익 ,  김범수 ,  김명철 ,  김동찬

IPC分类号： H01L21/027

CPC分类号： G11C16/0483 ,  G11C5/06 ,  H01L21/0337 ,  H01L21/3086 ,  H01L21/32139 ,  H01L27/0207 ,  H01L27/11524 ,  H01L27/11526 ,  H01L27/11531 ,  H01L27/11548 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575

摘要： 다양한 폭을 가지는 패턴들을 동시에 형성하면서 일부 영역에서는 더블 패터닝 기술에 의해 패턴 밀도를 배가시키는 반도체 소자의 패턴 형성 방법을 개시한다. 본 발명에 따른 공정에서는 기판상의 듀얼 마스크층을 패터닝하여 제1 영역에는 제1 마스크 패턴을 형성하고, 제2 영역에는 제1 마스크 패턴보다 폭이 큰 제2 마스크 패턴을 형성한다. 제1 마스크 패턴의 양 측벽을 덮는 제1 스페이서와 제2 마스크 패턴의 양 측벽을 덮는 제2 스페이서를 동시에 형성한다. 제1 마스크 패턴을 제거한 후, 제1 영역에서는 제1 스페이서를 식각 마스크로 이용하고 제2 영역에서는 제2 마스크 패턴 및 제2 스페이서를 식각 마스크로 이용하여 제1 영역 및 제2 영역에서 동시에 기판을 식각한다.
패턴, 폭, 3차원 식각 효과, 가변 마스크 패턴, 듀얼 마스크층, 스페이서

公开(公告)号：KR1020140028561A

公开(公告)日：2014-03-10

申请号：KR1020120095086

申请日：2012-08-29

申请人： 삼성전자주식회사

发明人： 윤준호 ,  김동찬 ,  민경진 ,  박재홍 ,  장용문 ,  한제우

IPC分类号： H01L21/8242 ,  H01L27/108

CPC分类号： H01L28/40 ,  H01L28/90

摘要： Provided is a method for manufacturing semiconductor device including a capacitor. The method for manufacturing semiconductor device includes forming a mold structure on a lower structure, forming a plurality of holes for exposing the lower structure by patterning the mold structure, forming a protection layer which covers the inner wall of the mold structure exposed to the holes, forming the lower electrodes in the holes where the protection layer is formed, exposing the protection layer by removing the mold structure, exposing the sidewalls of the lower electrodes by removing the protection layer, and forming a dielectric layer which successively covers the surface of the lower electrodes and the upper electrode.

摘要翻译： 提供一种制造包括电容器的半导体器件的方法。 制造半导体器件的方法包括在下部结构上形成模具结构，通过对模具结构进行构图而形成用于暴露下部结构的多个孔，形成覆盖暴露于孔的模具结构的内壁的保护层， 在形成保护层的孔中形成下部电极，通过去除模具结构而露出保护层，通过去除保护层暴露下部电极的侧壁，并形成依次覆盖下部表面的介电层 电极和上电极。

公开(公告)号：KR1020130095964A

公开(公告)日：2013-08-29

申请号：KR1020120017413

申请日：2012-02-21

申请人： 삼성전자주식회사

发明人： 이애정 ,  이봉용 ,  김동찬 ,  심재성

IPC分类号： G11C16/06 ,  G11C16/26 ,  G11C16/30

CPC分类号： G11C16/10 ,  G11C16/0483 ,  G11C16/3409 ,  H01L27/1157 ,  H01L27/11582

摘要： PURPOSE: A non-volatile memory device and a threshold voltage control method of a ground selection transistor thereof easily control a threshold voltage of the ground selection transistor by using the bias of a read operation. CONSTITUTION: An address decoder (130) generates a block selection signal by receiving an address. A block gating circuit (120) selects one of multiple memory blocks in response to the block selection signal. A control logic (150) controls a threshold voltage of one selected from first and second ground selection transistors by providing a first voltage to a gate of the first ground selection transistor among ground selection transistors and a second voltage to a gate of the second ground selection transistor among the ground selection transistors in a read operation.

摘要翻译： 目的：通过使用读取操作的偏置，其接地选择晶体管的非易失性存储器件和阈值电压控制方法容易地控制接地选择晶体管的阈值电压。 构成：地址解码器（130）通过接收地址产生块选择信号。 块选通电路（120）响应于块选择信号选择多个存储块中的一个。 控制逻辑（150）通过向地选择晶体管中的第一接地选择晶体管的栅极提供第一电压并且将第二电压提供给第二接地选择晶体管的栅极来控制从第一和第二接地选择晶体管选择的一个的阈值电压 在读取操作中的地选择晶体管中的晶体管。

公开(公告)号：KR1020100080702A

公开(公告)日：2010-07-12

申请号：KR1020090000113

申请日：2009-01-02

申请人： 삼성전자주식회사

发明人： 강종훈 ,  박태서 ,  김동찬 ,  김영석 ,  류정도 ,  유종렬 ,  정성훈 ,  최시영 ,  신유균

IPC分类号： H01L21/336 ,  H01L29/78

CPC分类号： H01L29/66348 ,  H01L21/02068 ,  H01L21/2253 ,  H01L29/4232

摘要： PURPOSE: A methods of fabricating a semiconductor device is provided to reduce the load of counter doping by performing a local doping through a conformal doping. CONSTITUTION: A semiconductor substrate including a cell region(A) and a core / a peri area(B) is prepared. A gate insulating layer(121) is formed on semiconductor substrate. The first undoped polysilicon layer(122) is formed on the gate insulating layer. The first doped polysilicon layer(123) is formed on the first undoped polysilicon film. The first doped polysilicon film is removed so that the first undoped polysilicon film is exposed to the outside. The dopant of the first conductivity type is inserted in a part and cell region of the core / peri area.

摘要翻译： 目的：提供制造半导体器件的方法，以通过通过共形掺杂进行局部掺杂来减小反向掺杂的负载。 构成：制备包括单元区域（A）和核心/周边区域（B）的半导体基板。 在半导体衬底上形成栅极绝缘层（121）。 第一未掺杂多晶硅层（122）形成在栅极绝缘层上。 第一掺杂多晶硅层（123）形成在第一未掺杂多晶硅膜上。 去除第一掺杂多晶硅膜，使得第一未掺杂多晶硅膜暴露于外部。 第一导电类型的掺杂剂插入芯/周边区域的一部分和单元区域中。

公开(公告)号：KR1020100013898A

公开(公告)日：2010-02-10

申请号：KR1020080075638

申请日：2008-08-01

申请人： 삼성전자주식회사

发明人： 유종렬 ,  박태서 ,  강종훈 ,  김동찬 ,  류정도 ,  정성훈 ,  최시영 ,  신유균

IPC分类号： H01L21/22 ,  H01L21/336

CPC分类号： H01L21/823842 ,  H01L21/823828 ,  H01L27/10873 ,  H01L27/10894

摘要： PURPOSE: A plasma doped semiconductor devices having a dopant loss preventive layer and a method for manufacturing the same are provided to improve electrical properties by forming a gate electrode with a impurity loss prevention film after doping a source gas including a silicon component. CONSTITUTION: A gate dielectric layer(110) is formed on a semiconductor substrate(100). An N type gate electrode wiring(135) is formed on the gate dielectric layer. An NMOS area is covered by a photoresist solution mask and PMOS area is opened. The p type impurity is doped on the PMOS area through a plasma doping process. P type impurity plasma doping and plasma doping through a silicon source gas are performed at the same time and P-type impurity loss prevention film(140) is formed. Mask is eliminated and the gate electrode(115) is formed after cleaning.

摘要翻译： 目的：提供具有掺杂剂损失防止层的等离子体掺杂半导体器件及其制造方法，以在掺杂包括硅成分的源气体之后，通过形成具有杂质损失防止膜的栅电极来改善电性能。 构成：在半导体衬底（100）上形成栅介质层（110）。 在栅极电介质层上形成N型栅电极配线（135）。 NMOS区域被光致抗蚀剂溶液掩模覆盖，并且PMOS区域被打开。 p型杂质通过等离子体掺杂工艺掺杂在PMOS区域上。 通过硅源气体进行P型杂质等离子体掺杂和等离子体掺杂，同时形成P型杂质损失膜（140）。 消除掩模，并且在清洁之后形成栅电极（115）。

公开(公告)号：KR100674982B1

公开(公告)日：2007-01-29

申请号：KR1020050060796

申请日：2005-07-06

申请人： 삼성전자주식회사

发明人： 김동찬 ,  강창진 ,  지경구

IPC分类号： H01L21/027

CPC分类号： H01L21/31144 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/3086 ,  H01L21/3088 ,  H01L21/76816 ,  H01L21/76897 ,  Y10S438/947

摘要： 반도체 소자 제조를 위해 반도체 기재를 식각할 때에 이용되는 식각마스크 형성 단계를 개량한 반도체 소자 제조방법을 제공한다. 본 발명에 따른 반도체 소자 제조방법에서는, 반도체 기재 상에 소정 간격의 하드마스크 패턴들을 형성한 다음, 하드마스크 패턴들의 각 측면과 상면을 둘러싸는 물질층을 형성한다. 이러한 물질층으로 인해 간격이 감소된 하드마스크 패턴들을 식각마스크로 하여 반도체 기재를 식각한다. 본 발명에 따르면 해상 한계 이하의 간격을 가지는 하드마스크 패턴들을 형성할 수 있어, 이것을 이용해 반도체 기재를 식각하여 매우 미세한 패턴을 형성할 수 있다.

摘要翻译： 公开了一种制造半导体器件的方法，包括形成用于蚀刻半导体基底材料的蚀刻掩模的方法。 制造半导体器件的方法包括在半导体基底材料上形成硬掩模图案; 形成覆盖硬掩模图案的侧表面和顶表面的材料层，以在相邻的硬掩模图案之间形成开口，其中每个开口的宽度小于相邻硬掩模图案之间的距离; 并使用硬掩模图案和材料层作为蚀刻掩模蚀刻半导体基底材料。

公开(公告)号：KR1020060094379A

公开(公告)日：2006-08-29

申请号：KR1020050015497

申请日：2005-02-24

申请人： 삼성전자주식회사

发明人： 김동찬 ,  송재혁

IPC分类号： H01L29/78

CPC分类号： H01L29/7834 ,  H01L21/76205 ,  H01L21/823418 ,  H01L29/1037

摘要： 본 발명의 돌출된 소오스/드레인 구조를 갖는 모스 트랜지스터는, 소오스/드레인 영역이 수직으로 돌출되어 돌출된 수직 성분만큼 소오스/드레인 영역에서 게이트나 소자분리막 까지의 이격 거리가 증가된다. 상기한 이격 거리의 증가로 모스 트랜지스터의 내전압 특성 등이 향상되는 효과가 있다. 또한 위와 같은 돌출된 소오스/드레인 구조의 트랜지스터를 제조함에 있어서, 소오스/드레인이 형성될 영역을 제외한 나머지 부분을 리세스 시키는 방법으로 복잡한 추가 공정 없이 제조할 수 있다.
반도체, 리세스, 고전압 트랜지스터, 저전압 트랜지스터

公开(公告)号：KR100593749B1

公开(公告)日：2006-06-28

申请号：KR1020040087518

申请日：2004-10-29

申请人： 삼성전자주식회사

发明人： 김동찬 ,  강창진 ,  지경구 ,  김동현

IPC分类号： H01L21/8247

CPC分类号： H01L27/11521 ,  H01L27/115

摘要： 플래쉬 메모리 소자의 제조방법 및 그에 의하여 제조된 플래쉬 메모리 소자가 제공된다. 일실시예에서, 상기 플래쉬 메모리 소자의 제조방법은 반도체 기판 내에 소자분리막을 형성하여 복수개의 평행한 활성영역들을 한정하는 것을 구비한다. 상기 활성영역들 상에 상기 활성영역들의 길이 방향을 따라 서로 이격된 복수개의 제1 도전막 패턴들을 형성한다. 상기 반도체 기판 상에 상기 제1 도전막 패턴들의 상부면 및 측벽들을 콘포말하게 덮는 절연막을 형성한다. 상기 절연막 상에 제2 도전막을 형성한다. 상기 절연막이 노출되도록 상기 제2 도전막을 패터닝하여 상기 제1 도전막 패턴들과 중첩되도록 상기 활성영역들 및 소자분리막을 가로지르는 복수개의 평행한 제2 도전막 패턴들을 형성한다.
플래쉬, 낸드, 고유전막, 게이트간 절연막

摘要翻译： 提供了一种制造闪存器件的方法和由此制造的闪存器件。 在一个实施例中，制造闪存器件的方法包括在半导体衬底中形成器件隔离层以限定多个平行有源区。 多个第一导电膜图案形成在有源区上，第一导电膜图案沿着有源区的纵向方向彼此间隔开。 共形地覆盖第一导电膜图案的上表面和侧壁的绝缘膜形成在半导体基板上。 在绝缘膜上形成第二导电膜。 将第二导电层图案化以暴露绝缘层，以在有源区和器件隔离层上形成多个平行的第二导电层图案，以便与第一导电层图案重叠。