公开(公告)号：KR101414067B1

公开(公告)日：2014-07-02

申请号：KR1020080077531

申请日：2008-08-07

申请人： 삼성전자주식회사

发明人： 류정도 ,  최시영 ,  신유균 ,  박태서 ,  김동찬 ,  유종렬 ,  정성훈 ,  강종훈

IPC分类号： H01L21/336

CPC分类号： H01L21/28061 ,  H01L21/28247 ,  H01L21/3211 ,  H01L21/32137 ,  H01L21/32139 ,  H01L27/10873 ,  H01L27/11 ,  H01L27/1104

摘要： 반도체 소자의 전극 및 그 형성 방법에서, 반도체 소자의 전극을 형성하기 위하여 기판 상에 불순물이 도핑된 폴리실리콘막을 형성한다. 상기 폴리실리콘막 상에 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 폴리실리콘막의 적어도 일부분을 식각함으로써 예비 폴리실리콘 패턴을 형성한다. 상기 예비 폴리실리콘 패턴 표면을 질소와 반응시켜 상기 예비 폴리실리콘 패턴 표면 상에 질화막을 형성한다. 다음에, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 예비 폴리실리콘 패턴을 식각함으로써 폴리실리콘막 패턴을 형성한다. 상기 방법에 의해 전극을 형성하는 경우, 상기 전극에 포함된 폴리실리콘막 패턴의 불순물 확산이 억제된다.

公开(公告)号：KR1020060001048A

公开(公告)日：2006-01-06

申请号：KR1020040050065

申请日：2004-06-30

申请人： 에스케이하이닉스 주식회사

发明人： 이기정

IPC分类号： H01L21/8242 ,  H01L27/108 ,  H01L21/31

CPC分类号： H01L27/10852 ,  H01L21/3143 ,  H01L21/31604 ,  H01L21/31616 ,  H01L21/3211 ,  H01L27/10817 ,  H01L28/56 ,  H01L28/65 ,  H01L28/90

摘要： 본 발명은 소망하는 충전용량을 확보하면서 누설전류 특성 또한 확보할 수 있는 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 스토리지 노드 콘택이 구비된 반도체 기판 상에 상기 스토리지 노드 콘택과 연결되게 하부전극을 형성하는 단계와, 상기 하부전극을 플라즈마 질화 처리하여 그 표면에 제1질화막을 형성하는 단계와, 상기 제1질화막을 포함한 하부전극 상에 La2O3의 단일 유전막 구조, Al2O3/La2O3의 이중 유전막 구조, 또는, La2O3/Al2O3/La2O3의 삼중 유전막 구조를 형성하는 단계와, 상기 유전막을 플라즈마 질화 처리하여 La2O3 표면에 제2질화막을 형성하는 단계와, 상기 제2질화막을 포함한 La2O3 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

摘要翻译： 本发明公开了一种形成半导体元件的电容器的方法，其能够在确保期望的充电容量的同时确保泄漏电流特性。 一种电容器，根据本形成半导体元件公开的发明，该方法包括：形成下电极将被连接到在半导体衬底上的存储节点触点的存储节点触点配备，与下部电极等离子体氮化处理剂的表面 形成第一氮化膜，以及形成La2O3对下电极包括第一氮化膜，镧的氧化铝/双介电结构，或者，镧/ Al2O3的/镧时，一个单一的电介质层结构的三重电介质膜结构 通过对电介质膜进行等离子体氮化在La 2 O 3表面上形成第二氮化物膜;以及在包括第二氮化物膜的La 2 O 3电介质膜上形成上电极。

公开(公告)号：KR1020050002255A

公开(公告)日：2005-01-07

申请号：KR1020030043624

申请日：2003-06-30

申请人： 에스케이하이닉스 주식회사

发明人： 이창진

IPC分类号： H01L21/304

CPC分类号： H01L21/3211 ,  H01L21/28273

摘要： PURPOSE: A method of manufacturing a semiconductor device is provided to prevent a predetermined solution from penetrating into an unwanted portion by using a polysilicon layer structure composed of a plurality of polysilicon layers with different grain boundary structures from each other. CONSTITUTION: A semiconductor substrate(10) with a lower layer(12) is provided. A first polysilicon layer(14a) is thereon and a grain boundary structure of an upper surface of the first polysilicon layer is changed by using an N2 purge process. A second polysilicon layer(14b) is formed on the first polysilicon layer.

摘要翻译： 目的：提供一种制造半导体器件的方法，以通过使用由具有不同晶界结构的多个多晶硅层组成的多晶硅层结构来防止预定溶液渗入不期望的部分。 构成：提供具有下层（12）的半导体衬底（10）。 第一多晶硅层（14a）在其上，并且通过使用N 2吹扫工艺来改变第一多晶硅层的上表面的晶界结构。 在第一多晶硅层上形成第二多晶硅层（14b）。

公开(公告)号：KR100456314B1

公开(公告)日：2004-11-10

申请号：KR1020000036850

申请日：2000-06-30

申请人： 에스케이하이닉스 주식회사

发明人： 김용수 ,  오수진

IPC分类号： H01L21/336

CPC分类号： H01L21/28247 ,  H01L21/28061 ,  H01L21/3211 ,  H01L27/10891

摘要： A method for manufacturing a gate structure for use in a semiconductor device including the steps of sequentially forming a gate oxide layer, a polysilicon layer, a tungsten layer and a nitride layer on top of a semiconductor substrate, patterning the nitride layer, the tungsten layer, the polysilicon layer and the gate oxide layer into a predetermined configuration, and carrying out a rapid thermal annealing (RTA) in an NH3 ambient, thereby forming a diffusion barrier layer between a patterned tungsten layer and a patterned polysilicon layer.

摘要翻译： 一种制造用于半导体器件的栅极结构的方法，包括以下步骤：在半导体衬底的顶部上依次形成栅极氧化物层，多晶硅层，钨层和氮化物层，图案化氮化物层，钨层 ，多晶硅层和栅氧化层形成预定的结构，并在NH3环境中进行快速热退火（RTA），由此在图案化的钨层和图案化的多晶硅层之间形成扩散阻挡层。

公开(公告)号：KR1020040059970A

公开(公告)日：2004-07-06

申请号：KR1020020086478

申请日：2002-12-30

申请人： 에스케이하이닉스 주식회사

发明人： 박종범 ,  오훈정 ,  김경민

IPC分类号： H01L27/108

CPC分类号： H01L28/91 ,  H01L21/022 ,  H01L21/0223 ,  H01L21/02247 ,  H01L21/02255 ,  H01L21/3144 ,  H01L21/32105 ,  H01L21/3211 ,  H01L27/10852 ,  H01L28/55

摘要： PURPOSE: A method for manufacturing a capacitor of a semiconductor device is provided to improve leakage current and breakdown voltage without reducing capacitance. CONSTITUTION: A lower electrode(25) made of a conductive silicon layer is formed on a semiconductor substrate(20). By sequentially and alternately oxidizing and nitrifying the conductive silicon layer, the first SiO2 layer(26), the first Si3N4 layer(27), the second SiO2 layer(28) and the second Si3N4 layer(29) are formed on the lower electrode. Then, a dielectric film and an upper electrode are sequentially formed on the resultant structure.

摘要翻译： 目的：提供一种用于制造半导体器件的电容器的方法，以在不降低电容的情况下改善泄漏电流和击穿电压。 构成：在半导体衬底（20）上形成由导电硅层制成的下电极（25）。 通过依次交替地氧化和硝化导电硅层，在下电极上形成第一SiO 2层（26），第一Si 3 N 4层（27），第二SiO 2层（28）和第二Si 3 N 4层（29）。 然后，在所得结构上依次形成电介质膜和上电极。

公开(公告)号：KR1020040007641A

公开(公告)日：2004-01-24

申请号：KR1020037015809

申请日：2002-05-31

申请人： 도쿄엘렉트론가부시키가이샤

发明人： 요코야마신 ,  나카지마안리 ,  다다요시히데 ,  나카무라겐지 ,  이마이마사유키 ,  요네카와츠카사

IPC分类号： H01L21/205

CPC分类号： H01L21/3185 ,  B82Y10/00 ,  B82Y30/00 ,  C23C16/30 ,  C23C16/345 ,  C23C16/45546 ,  C23C16/56 ,  H01L21/3144 ,  H01L21/3145 ,  H01L21/31612 ,  H01L21/31662 ,  H01L21/3211 ,  Y10S438/909

摘要： 형성하는 실리콘의 질화막 또는 산질화막의 막의 면내의 균일성을 향상시키고, 또한, 그 때의 생산 능률을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공한다. 실리콘 기판 상에 실리콘 산화막 또는 실리콘 산질화막으로 이루어지는 제 1 막을 형성하는 공정과, 테트라클로로실란 단분자층 1층으로 이루어지는 제 2 막을 형성하는 공정과, 제 2 막을 질화 처리하여 질화규소 단분자층 1층으로 이루어지는 제 3 막을 형성하는 공정을 갖는다. 제 2 막을 형성하는 공정 및 제 3 막을 형성하는 공정을 소정 회수 반복하여 소정의 막두께의 질화규소막을 형성한다. 제조 장치는, 선반이 층층이 쌓인 형상의 웨이퍼 포트에 복수의 실리콘 기판이 배치되어, 프로세스 가스 공급관으로부터 반응관의 위쪽을 향해서 프로세스 가스가 공급된다.

公开(公告)号：KR1020020002624A

公开(公告)日：2002-01-10

申请号：KR1020000036850

申请日：2000-06-30

申请人： 에스케이하이닉스 주식회사

发明人： 김용수 ,  오수진

IPC分类号： H01L21/336

CPC分类号： H01L21/28247 ,  H01L21/28061 ,  H01L21/3211 ,  H01L27/10891

摘要： PURPOSE: A method for forming a gate electrode of a semiconductor device is provided to improve etch selectivity of tungsten and polysilicon and to control a tungsten silicide reaction caused by a loss of a substrate, by performing a heat treatment process in a NH3 atmosphere after a gate patterning process to insert a diffusion barrier layer into the boundary surface of the tungsten and polysilicon. CONSTITUTION: A gate insulation layer(22) and polysilicon(23) are sequentially formed on a semiconductor substrate(21). Tungsten(24) and a nitride layer are sequentially formed on the polysilicon. The nitride layer, the tungsten, the polysilicon and the gate insulation layer are simultaneously patterned to expose the boundary surface of the polysilicon and tungsten. A rapid thermal process(RTP) is performed in a NH3 atmosphere, and nitrogen ions are implanted to the exposed boundary surface of the polysilicon and tungsten to form a diffusion barrier layer.

摘要翻译： 目的：提供一种用于形成半导体器件的栅电极的方法，以提高钨和多晶硅的蚀刻选择性，并通过在NH 3气氛中进行热处理工艺来控制由基板损失引起的硅化钨反应 栅极图案化工艺以将扩散阻挡层插入到钨和多晶硅的边界表面中。 构成：在半导体衬底（21）上依次形成栅极绝缘层（22）和多晶硅（23）。 在多晶硅上依次形成钨（24）和氮化物层。 氮化物层，钨，多晶硅和栅极绝缘层被同时构图以暴露多晶硅和钨的边界表面。 在NH 3气氛中进行快速热处理（RTP），并且将氮离子注入暴露的多晶硅和钨的边界表面以形成扩散阻挡层。

公开(公告)号：KR101444765B1

公开(公告)日：2014-09-26

申请号：KR1020120106174

申请日：2012-09-25

申请人： 가부시키가이샤 히다치 고쿠사이 덴키

发明人： 히라노아키토

IPC分类号： H01L21/31 ,  H01L27/115 ,  H01L21/8247

CPC分类号： H01L21/02332 ,  H01J37/32082 ,  H01J37/32669 ,  H01L21/02068 ,  H01L21/02247 ,  H01L21/28273 ,  H01L21/3211 ,  H01L21/67109 ,  H01L21/67115 ,  H01L27/11517

摘要： 산소 함유층을 질소 농도가 높은 산질화층 또는 질화층으로 개질하는 것에 의해서, 폴리실리콘막의 내산화성(耐酸化性)을 향상시킨다. 세정하는 것에 의해서 형성되는 산화층이 형성된 폴리실리콘막을 가지는 기판이 반입되는 처리실; 처리실 내에 설치되어 기판을 가열하는 가열부; 처리실 내에 질소 및 수소를 포함하는 처리 가스를 공급하는 가스 공급부; 처리실 내에 공급된 처리 가스를 여기하는 여기부; 가열부에 의해 기판을 소정의 온도로 가열시키고 가스 공급부에 의해 공급시킨 처리 가스를 여기부에 의해 여기시키고, 여기한 처리 가스를 기판에 공급시켜서 산화층을 산질화층 또는 질화층으로 개질시키도록 적어도 가열부, 가스 공급부 및 여기부를 제어하는 제어부;를 구비한다.

公开(公告)号：KR101307658B1

公开(公告)日：2013-09-12

申请号：KR1020097008624

申请日：2007-08-28

申请人： 도쿄엘렉트론가부시키가이샤

发明人： 레우싱크게르트

IPC分类号： H01L21/268 ,  H01L21/336

CPC分类号： C23C16/30 ,  C23C16/24 ,  H01L21/28202 ,  H01L21/32105 ,  H01L21/3211 ,  H01L29/1054 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/518 ,  H01L29/78

摘要： 반도체 소자를 형성하는 방법은, 변형 Ge 함유층이 위에 있고 이 변형 Ge 함유층 위에 Si 함유층을 갖는 기판을 진공 처리 툴 내에 제공하는 제공 단계와, 상기 기판을 700℃ 미만의 온도로 유지하는 유지 단계와, 하부의 변형 Ge 함유층에서의 산화 및 이완 변형(strain relaxation)을 최소화하면서, UV 지원식(UV-assisted) 산화 공정에서 상기 Si 함유층을 산화 라디칼에 노출시켜 Si 함유 유전체층을 형성하는 노출 단계를 포함한다. 기판과, 기판 위의 변형 Ge 함유층과, 변형 Ge 함유층 위에 형성된 Si 함유 유전체층을 포함하는 반도체 소자가 제공된다. 반도체 소자는 Si 함유 유전체층 위의 게이트 전극층 또는, Si 함유 유전체층 위의 고유전율층과, 이 고유전율층 위의 게이트 전극층을 더 포함할 수 있다.

公开(公告)号：KR1020100018836A

公开(公告)日：2010-02-18

申请号：KR1020080077531

申请日：2008-08-07

申请人： 삼성전자주식회사

发明人： 류정도 ,  최시영 ,  신유균 ,  박태서 ,  김동찬 ,  유종렬 ,  정성훈 ,  강종훈

IPC分类号： H01L21/336

CPC分类号： H01L21/28061 ,  H01L21/28247 ,  H01L21/3211 ,  H01L21/32137 ,  H01L21/32139 ,  H01L27/10873 ,  H01L27/11 ,  H01L27/1104

摘要： PURPOSE: An electrode of a semiconductor device and a method for manufacturing the same are provided to reduce contamination of a metal due to the diffusion of a metal atom by preventing the diffusion of the metal atom included in the metal material with a nitride layer. CONSTITUTION: A polysilicon film(102) doped with an impurity is formed on a substrate(100). A hard mask pattern is formed on the polysilicon layer. A pre-polysilicon pattern(106) is formed by etching the polysilicon layer with the hard mask pattern as an etching mask. The surface of the pre-polysilicon pattern is reacted with nitrogen and a nitride film(108) is formed on the surface of the pre-polysilicon pattern. A polysilicon film pattern(110) is formed by etching an exposed part of the pre-polysilicon pattern by the hard mask pattern.

摘要翻译： 目的：提供半导体器件的电极及其制造方法，以通过防止金属材料中包含的金属原子与氮化物层的扩散来减少由于金属原子扩散引起的金属污染。 构成：在衬底（100）上形成掺杂有杂质的多晶硅膜（102）。 在多晶硅层上形成硬掩模图案。 通过用硬掩模图案蚀刻多晶硅层作为蚀刻掩模来形成预多晶硅图案（106）。 预多晶硅图案的表面与氮反应，并且在多晶硅图案的表面上形成氮化物膜（108）。 通过硬掩模图案蚀刻预多晶硅图案的暴露部分来形成多晶硅膜图案（110）。