公开(公告)号：KR101782218B1

公开(公告)日：2017-09-26

申请号：KR1020150145286

申请日：2015-10-19

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 창처청 ,  린치이한

IPC分类号： H01L29/66 ,  H01L29/78 ,  H01L21/762

CPC分类号： H01L29/7851 ,  H01L21/28247 ,  H01L29/41775 ,  H01L29/41783 ,  H01L29/41791 ,  H01L29/4232 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66795

摘要： 반도체디바이스구조물및 반도체디바이스구조물의형성방법이제공된다. 반도체디바이스구조물이반도체기판위의게이트스택및 게이트스택위의보호요소를포함한다. 보호요소의상단이보호요소의하단보다넓다. 반도체디바이스구조물이또한보호요소의측부표면및 게이트스택의측벽위에서스페이서요소를포함한다. 반도체디바이스구조물이반도체기판위의전도성피쳐에전기적으로연결되는전도성콘택을더 포함한다.

摘要翻译： 提供了一种形成半导体器件结构和半导体器件结构的方法。 该半导体器件结构包括在半导体衬底上的栅叠层和在栅叠层上的保护元件。 保护元件的顶部比保护元件的底部宽。 半导体器件结构还包括位于保护元件的侧表面上和栅叠层的侧壁上的间隔元件。 半导体器件结构还包括电连接到半导体衬底上的导电部件的导电触点。

公开(公告)号：KR1020170063532A

公开(公告)日：2017-06-08

申请号：KR1020177004699

申请日：2014-09-26

申请人： 인텔 코포레이션

发明人： 클렌데닝,스콧비. ,  랴오,스즈야에스. ,  그스트라인,플로리안 ,  후라니,라미 ,  로메로,파트리치오이. ,  클로스터,그랜트엠. ,  미탄,마틴엠.

IPC分类号： H01L29/66 ,  H01L29/775 ,  H01L29/78 ,  H01L29/423 ,  H01L29/51 ,  H01L29/06

CPC分类号： H01L29/0673 ,  H01L21/265 ,  H01L21/28247 ,  H01L29/42364 ,  H01L29/4983 ,  H01L29/51 ,  H01L29/66439 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/775 ,  H01L29/785

摘要： 반도체디바이스들에대한선택적게이트스페이서들의형성에관련된기법들및 이러한기법들을사용하여형성되는트랜지스터구조체들및 디바이스들이논의된다. 이러한기법들은반도체핀 상에차단재료를형성하는것, 차단재료의일부분상에차단재료와는상이한표면화학물질을가지는게이트를배치하는것, 차단재료의일부분상이아닌게이트상에선택적등각층을형성하는것, 및차단재료의노출된부분들을제거하는것을포함한다.

摘要翻译： 讨论了与使用这些技术形成半导体器件和晶体管结构以及器件的选择性栅极间隔物的形成有关的技术。 这些技术haneungeot形成在所述半导体鳍片的屏障材料，在除haneungeot位置阻隔材料阻挡材料的一部分的栅极具有不同表面化学，haneungeot形成在阻挡材料的栅极的非不同部分任选包括层，和 并去除阻挡材料的暴露部分。

公开(公告)号：KR101735976B1

公开(公告)日：2017-05-15

申请号：KR1020157015842

申请日：2011-09-30

申请人： 인텔 코포레이션

发明人： 로젠바움,아론더블유. ,  메이,딘-하우 ,  프라드한,사미어에스.

IPC分类号： H01L29/78

CPC分类号： H01L29/66795 ,  H01L21/02167 ,  H01L21/0217 ,  H01L21/02274 ,  H01L21/28008 ,  H01L21/28247 ,  H01L21/76897 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/785 ,  H01L2029/7858

摘要： 본발명은마이크로전자디바이스를위한, 비-평면트랜지스터를포함한마이크로전자트랜지스터의제조분야에관한것이다. 본발명의실시형태는고밀도플라즈마공정으로형성될수 있는, 실질적으로보이드가없는유전체캡핑유전체구조에의해캡핑된오목한게이트전극의형성에관한것이다.

摘要翻译： 本发明涉及制造用于微电子器件的包括非平面晶体管的微电子晶体管的领域。 本发明的实施例涉及形成由可以通过高密度等离子体工艺形成的基本上无空隙的介电顶盖电介质结构覆盖的凹入式栅电极。

公开(公告)号：KR1020160142793A

公开(公告)日：2016-12-13

申请号：KR1020160069760

申请日：2016-06-03

申请人： 에이에스엠 아이피 홀딩 비.브이.

发明人： 시에치 ,  탕푸 ,  기벤스마이클 ,  라이사넨페트리 ,  마스얀빌럼 ,  시아오치앙지앙

IPC分类号： H01L21/762 ,  H01L21/04 ,  H01L21/28 ,  H01L21/02 ,  H01L29/10

CPC分类号： H01L23/3171 ,  C23C16/0218 ,  C23C16/403 ,  C23C16/405 ,  H01L21/02192 ,  H01L21/02247 ,  H01L21/0228 ,  H01L21/28194 ,  H01L21/28255 ,  H01L29/1054 ,  H01L29/16 ,  H01L29/161 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518 ,  H01L21/76297 ,  H01L21/02172 ,  H01L21/02181 ,  H01L21/045 ,  H01L21/28247 ,  H01L29/1025

摘要： 일부실시예들에서, 반도체표면이바람직하게는히드라진, 히드라진유도체또는그 조합을사용한질화에의해효과적으로패시베이션될수 있다. 상기표면은트랜지스터채널영역의반도체표면일수 있다. 일부실시예들에서, 자연산화물이상기반도체표면으로부터제거되고, 상기표면이후속적으로질화된다. 다른일부실시예들에서, 반도체표면산화물층이상기반도체표면에형성되고, 상기패시베이션은상기표면에서반도체산질화물층을형성함에의해달성되고, 상기질화가상기산질화물층을형성하도록상기표면산화물에질소를기여한다. 상기반도체산화물층은원자층퇴적(ALD)에의해퇴적될수 있고, 상기질화는또한상기 ALD의부분으로서수행될수 있다.

摘要翻译： 在一些实施方案中，可以通过氮化，优选使用肼，肼衍生物或其组合来有效地钝化半导体表面。 该表面可以是晶体管沟道区的半导体表面。 在一些实施方案中，将天然氧化物从半导体表面上除去，随后将表面氮化。 在一些其它实施例中，在半导体表面形成半导体表面氧化物层，并且通过在表面形成半导体氮氧化物层来实现钝化，其中氮化对表面氧化物产生氮以形成氧氮化物层。 半导体氧化物层可以通过原子层沉积（ALD）沉积，并且氮化也可以作为ALD的一部分进行。

公开(公告)号：KR1020160001114A

公开(公告)日：2016-01-06

申请号：KR1020140078936

申请日：2014-06-26

申请人： 에스케이하이닉스 주식회사

发明人： 이태혁 ,  박규태

IPC分类号： H01L21/336 ,  H01L21/324

CPC分类号： H01L21/28247 ,  H01L21/28185 ,  H01L21/28211 ,  H01L29/513 ,  H01L29/66621

摘要： 본기술은기판과게이트절연층사이의계면결함을제거하기위한반도체장치제조방법을제공하며, 본기술에따른반도체장치제조방법은기판을준비하는단계;상기기판의표면에대해제1수소어닐링을포함하는전처리를실시하는단계;상기기판상에게이트절연층을형성하는단계;상기게이트절연층이포함된기판에대해제2수소어닐링을포함하는후처리를실시하는단계; 및상기게이트절연층상에게이트전극을형성하는단계를포함할수 있다. 또한, 본발명의실시예에따른반도체장치제조방법은기판을준비하는단계; 상기기판의표면에대해제1수소어닐링을포함하는전처리를실시하는단계;상기기판상에제1게이트절연층을형성하는단계; 상기게이트절연층이포함된기판에대해제2수소어닐링을포함하는중간처리를실시하는단계; 상기제1게이트절연층상에제2게이트절연층을형성하는단계; 상기제1게이트절연층이포함된기판에대해제3수소어닐링을포함하는후처리를실시하는단계; 및상기제2게이트절연층상에게이트전극을형성하는단계를포함할수 있다.

摘要翻译： 本技术提供一种用于制造用于去除衬底和栅极绝缘层之间的界面缺陷的半导体器件的方法。 根据本技术的制造半导体器件的方法可以包括以下步骤：准备衬底; 进行包括在所述基板的表面上的第一氢退火的预处理; 在基板上形成栅极绝缘层; 进行包括在包括所述栅绝缘层的所述衬底上的第二氢退火的后处理; 以及在所述栅极绝缘层上形成栅电极。 此外，根据本发明的实施例的半导体器件的制造方法可以包括以下步骤：制备衬底; 进行包括在所述基板的表面上的第一氢退火的预处理; 在所述基板上形成第一栅极绝缘层; 在包括所述栅绝缘层的所述衬底上进行包括第二氢退火的中间工艺; 在所述第一栅极绝缘层上形成第二栅电极; 进行包括在包括所述第一栅电极的所述衬底上的第三氢退火的后处理; 以及在所述第二栅极绝缘层上形成栅电极。

公开(公告)号：KR1020150113009A

公开(公告)日：2015-10-07

申请号：KR1020157021511

申请日：2014-01-29

申请人： 피에스4 뤽스코 에스.에이.알.엘.

发明人： 사코가와야스유키

IPC分类号： H01L29/66 ,  H01L21/28 ,  H01L27/108

CPC分类号： H01L29/7831 ,  H01L21/28044 ,  H01L21/28114 ,  H01L21/28247 ,  H01L27/0207 ,  H01L27/10805 ,  H01L27/10873 ,  H01L27/10894 ,  H01L29/42376 ,  H01L29/4925 ,  H01L29/517 ,  H01L29/66409 ,  H01L29/6656 ,  H01L29/6659

摘要： 고유전율절연재료를포함하고제1 폭을가지는게이트절연막, 제1 폭보다좁은제2 폭을가지는하부게이트전극, 제3 폭을가지는상부게이트전극, 및상부게이트전극의측부와상부게이트전극의하부의일부와하부게이트전극의일부와하부게이트전극과접하지않는게이트절연막의상면의일부와게이트절연막의측면을덮는제1 스페이서층을구비하는반도체장치가개시된다.

摘要翻译： 包括高k绝缘材料并具有第一宽度的下栅电极，具有比第一宽度窄的第二宽度的下栅电极，具有第三宽度的上栅电极以及上栅电极的下部， 以及第一分隔层，其覆盖下部栅极电极的一部分以及栅极绝缘膜的上部表面的未与下部栅极电极和栅极绝缘膜的侧面接触的部分。

公开(公告)号：KR1020150058076A

公开(公告)日：2015-05-28

申请号：KR1020140161875

申请日：2014-11-19

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 린치한 ,  린지중 ,  창민청 ,  첸차오청

IPC分类号： H01L29/78 ,  H01L27/02 ,  H01L21/8234 ,  H01L21/8238

CPC分类号： H01L21/28247 ,  H01L21/28008 ,  H01L21/76834 ,  H01L21/76897 ,  H01L21/823437 ,  H01L21/823468 ,  H01L21/823864 ,  H01L29/4232 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/785 ,  H01L27/0296

摘要： 구조물은기판, 기판상부에있는게이트구조물, 기판상부에있는유전체층, 및게이트구조물의게이트전극상부에있는캡을포함한다. 유전체층의상면및 게이트전극은동일평면상에있다. 게이트구조물은제 1 게이트구조물측벽과제 2 게이트구조물측벽사이에게이트측면거리만큼연장한다. 캡은제 1 캡측벽과제 2 캡측벽사이에서연장한다. 제 1 캡부분은게이트구조물의중간선으로부터측면방향으로제 1 게이트구조물측벽을향하여제 1 캡측벽까지제 1 캡측면거리만큼연장하고, 제 2 캡부분은중간선으로부터측면방향으로제 2 게이트구조물측벽을향하여제 2 캡측벽까지제 2 캡측면거리만큼연장한다. 제 1 캡측면거리및 제 2 캡측면거리는게이트측면거리의적어도 1/2이다.

摘要翻译： 一种结构包括衬底，衬底上的栅极结构，衬底上的电介质层和栅极结构的栅电极上的帽。 电介质层和栅电极的顶表面是共平面的。 栅极结构延伸了第一和第二栅极结构侧壁之间的栅极横向距离。 帽在第一和第二帽侧壁之间延伸。 第一盖部分从栅极结构的中线横向朝向第一栅极结构侧壁延伸并且通过第一帽侧向距离延伸到第一帽侧壁，并且第二帽部分从中线横向朝向第二栅极结构侧壁延伸，并且 第二帽侧壁由第二帽横向距离。 第一帽横向距离和第二帽横向距离至少是门横向距离的一半。

公开(公告)号：KR101414067B1

公开(公告)日：2014-07-02

申请号：KR1020080077531

申请日：2008-08-07

申请人： 삼성전자주식회사

发明人： 류정도 ,  최시영 ,  신유균 ,  박태서 ,  김동찬 ,  유종렬 ,  정성훈 ,  강종훈

IPC分类号： H01L21/336

CPC分类号： H01L21/28061 ,  H01L21/28247 ,  H01L21/3211 ,  H01L21/32137 ,  H01L21/32139 ,  H01L27/10873 ,  H01L27/11 ,  H01L27/1104

摘要： 반도체 소자의 전극 및 그 형성 방법에서, 반도체 소자의 전극을 형성하기 위하여 기판 상에 불순물이 도핑된 폴리실리콘막을 형성한다. 상기 폴리실리콘막 상에 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 폴리실리콘막의 적어도 일부분을 식각함으로써 예비 폴리실리콘 패턴을 형성한다. 상기 예비 폴리실리콘 패턴 표면을 질소와 반응시켜 상기 예비 폴리실리콘 패턴 표면 상에 질화막을 형성한다. 다음에, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 예비 폴리실리콘 패턴을 식각함으로써 폴리실리콘막 패턴을 형성한다. 상기 방법에 의해 전극을 형성하는 경우, 상기 전극에 포함된 폴리실리콘막 패턴의 불순물 확산이 억제된다.

公开(公告)号：KR1020130136328A

公开(公告)日：2013-12-12

申请号：KR1020120060048

申请日：2012-06-04

申请人： 삼성전자주식회사

发明人： 신동석 ,  김명선 ,  남성진 ,  박판귀 ,  정회성 ,  이내인

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L27/1104 ,  H01L21/02532 ,  H01L21/02636 ,  H01L21/28247 ,  H01L21/30604 ,  H01L21/823807 ,  H01L21/823814 ,  H01L27/088 ,  H01L27/1116 ,  H01L29/0847 ,  H01L29/1083 ,  H01L29/16 ,  H01L29/161 ,  H01L29/165 ,  H01L29/45 ,  H01L29/513 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/66575 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7827 ,  H01L29/7833 ,  H01L29/7834 ,  H01L29/7845 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/78696

摘要： First and second active zones are limited on a substrate which has a first area and a second area having higher pattern density than the first area. A first gate electrode is formed in the first active zone. A first trench is formed in the first active zone. A first strain-inducing pattern is formed in the first trench. A second gate electrode is formed in the second active area. A second trench is formed in the second active zone. A second strain-inducing pattern is formed in the second trench. The first active zone has a first ∑-shape. The second active zone has a second ∑-shape. When defining: a first vertical line which is perpendicular to the substrate and passes the side of the first gate electrode; a second vertical line which is perpendicular to the substrate and passes the side of the second gate electrode; a first horizontal distance which is the closest distance between the first vertical line and the first trench; and a second horizontal distance which is the closest distance between the second vertical line and the second trench, a difference between the first horizontal distance and the second horizontal distance is 1 nm or less.

摘要翻译： 第一和第二活性区限制在具有第一区域和具有比第一区域更高图案密度的第二区域的基底上。 第一栅电极形成在第一有源区中。 在第一活动区域中形成第一沟槽。 在第一沟槽中形成第一应变诱导图案。 第二栅电极形成在第二有源区中。 在第二活动区域中形成第二沟槽。 在第二沟槽中形成第二应变诱导图案。 第一活动区域具有第一Σ形状。 第二活动区域具有第二Σ形状。 当限定：垂直于衬底并通过第一栅电极的一侧的第一垂直线; 第二垂直线，其垂直于所述衬底并通过所述第二栅电极的一侧; 第一水平距离，其是第一垂直线和第一沟槽之间的最近距离; 以及第二水平距离，其是第二垂直线和第二沟槽之间的最近距离，第一水平距离和第二水平距离之间的差为1nm或更小。

公开(公告)号：KR1020130047048A

公开(公告)日：2013-05-08

申请号：KR1020110111825

申请日：2011-10-31

申请人： 에스케이하이닉스 주식회사

发明人： 지연혁 ,  김범용 ,  이승미

IPC分类号： H01L29/78 ,  H01L27/092

CPC分类号： H01L21/823842 ,  H01L21/02148 ,  H01L21/02274 ,  H01L21/02532 ,  H01L21/02576 ,  H01L21/02579 ,  H01L21/28202 ,  H01L21/28247 ,  H01L21/823807 ,  H01L21/823828 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/518

摘要： PURPOSE: A semiconductor device including a high dielectric layer and a metal gate, a CMOS circuit, and a manufacturing method thereof are provided to reduce a threshold voltage of an NMOS by including arsenic on an interface between a metal layer and a capping layer. CONSTITUTION: A gate dielectric layer(109B) is formed on a substrate. A metal layer(112) is formed on the gate dielectric layer. A capping layer is formed on the metal layer. A plurality of dipole forming species are distributed on the interface between the metal layer and the capping layer and include arsenic.

摘要翻译： 目的：提供包括高电介质层和金属栅极的半导体器件，CMOS电路及其制造方法，以通过在金属层和覆盖层之间的界面上包含砷来降低NMOS的阈值电压。 构成：在基板上形成栅介质层（109B）。 在栅介质层上形成金属层（112）。 在金属层上形成覆盖层。 多个偶极子形成物质分布在金属层和覆盖层之间的界面上并且包括砷。